锁相环仿真

wuhongtian · 发表于 2012-3-22 21:16:18

我用spectre和hspice仿锁相环时，仿真一次到达锁定，少则需要一个星期，多则十几天、几十天的时间。
请问大家在仿锁相环时都是采用什么方法？

daifancer · 发表于 2012-3-22 23:17:54

那可能还是你的设计有问题，虽然晶体管级的锁相环仿真是需要很长时间，但不至于这么长。你前面应该做过行为级的仿真吧？

bitcat · 发表于 2012-3-23 00:44:40

用veriloga写divider部分模型会快很多
,或是用ultrasim

woodkey · 发表于 2012-3-23 09:48:56

应该不是行为级的吧.实际电路的话觉得可以用verilog或verilogA代替不太敏感的模块，只是看能不能锁定的话仿真精度可以略低一些～还有就是可以用快一点的仿真器去仿真，比如选择high-performance-simulation里面的...

wuhongtian · 发表于 2012-3-23 13:45:26

回复 4# woodkey

用verilog或veriloga代替一些模块的话怎么确保代码描述的和实际晶体管级仿真的结果一样？

gaojun927 · 发表于 2012-3-23 14:13:43

先得确定问题原因才能说办法。要优化时间也只能对症下药。如果是机器实在太慢，内存不足，电路规模很大，保存节点数目多，有后仿寄生，有这些问题那就升级电脑，或者换仿真器，或者行为和晶体管级混合仿真，等等。如果是电路本身问题，比如起振很慢，或者分频比太高，或者电路里有局部震荡，等等，这些你仔细看看各个节点和log，总能找到一些蛛丝马迹，这种就从电路下手，看看是不是需要先调整一下电路，或者用些仿真技巧。反正我以前仿pll前仿，大概3-5天以内吧。如果一个仿真需要几十天，我觉得这种仿不仿意义都不大。

woodkey · 发表于 2012-3-24 09:05:13

回复 5# wuhongtian

肯定会有所差别的吧，所以我说的是“非敏感模块”

fallangel · 发表于 2012-3-24 11:10:16

Divider 还是用verilogA代替吧，加Ultrasim，应该2天差不多了

ronex · 发表于 2012-3-24 12:09:59

我是用的verilogA做系统仿真
如果你的VCO增益取太小 settle time肯定很长
试试Kvco改大些

semico_ljj · 发表于 2012-3-24 19:34:47

单纯PLL前仿一般1－3tian比较合理

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