skew特别大 可能的原因

strivenbu

回复 9# chris_li


   是CTS后啊 是route后 PT分析的

iuqq205

回复 8# strivenbu

我是用Encounter Flow
   1. 查看下SDC，看看有没set_ideal_关键词的constraint    2. 查下有没把某些net或者inst设置成set_dont_touch相关属性
  3. Clock Synthesis时候的spec文件里面有没带Exclude Pin相关设置

陈涛

5楼小姑娘说的方向靠谱
1）在SDC中检查，是否有ideal net，dont touch等设定
2）在cts tech 里面检查，是否有excluded pin，through pin，或者那段clock net根本就不在cts里面

你要是钱多的话，就给每个帮你的人一点，最终解决问题的人多给一些。我就免了

strivenbu

回复 12# 陈涛


   谢谢 这个问题我已经提交了 就是可以悬赏多人的 呵呵  我去查查看

strivenbu

回复 11# iuqq205


   谢谢你的回答 我看SDC 没有ideal dont_touch等相关设置，用

report_clock_tree -nosplit -exceptions -clock_trees CLK 1 > CLK_1.clock_tree

报告出来有13个implicit ignore pin 和一个implicit nonstop pins  没有其他另外设置的exception了。。

hitten

看看cts脚本是否正确，是否有将时钟树做平
检查sdc设置是否正确

bluray2005

楼主钱真多，PR这个不太懂，纯顶

liuwq_119

啥东西是skew啊

分特

分析一下看看是不是结构上的原因
比如generated clock的分频器的寄存器CK pin，跟其他部分的CK本来就是做成不平衡的

sages

重做CTS也不行？就只是CTS后report报告就有这个问题啊？？