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[讨论] 芯片内部毛刺宽度很小,若小于Cell本身的延迟的话,是否会被滤除掉呢?

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发表于 2012-3-7 19:40:24 | 显示全部楼层 |阅读模式

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请问论坛大牛们,实际芯片中(不是仿真),芯片内部毛刺宽度很小,若小于下级Cell本身的延迟的话,是否会被滤除掉呢?
发表于 2012-3-8 08:46:27 | 显示全部楼层
“延迟”可以理解为为电容充电,所以毛刺应该是可以去掉的
发表于 2012-3-8 09:04:01 | 显示全部楼层
这个是会被滤掉的,单元都是有阈值电压的
发表于 2012-3-8 09:33:19 | 显示全部楼层
不管是FPGA,还是ASIC。毛刺本身无法消除,只要有组合逻辑就存在竞争冒险(不可能每个组合逻辑都去画卡罗图去消除竞争冒险的)。所以用同步逻辑的原因也在此,因为毛刺很难满足时序逻辑的建立保持时间
发表于 2012-3-10 00:11:41 | 显示全部楼层




    同步设计就没有毛刺?
发表于 2012-3-10 00:15:28 | 显示全部楼层
2,3楼差不多是正解,可以滤掉,简单讲就是input还没有使output充放电到vdd或gng就改变了,所以output看起来比较像是个三角波,且波峰/波谷没有达到认为是1或0的值。有点像高频的clock通过一个电容的样子。
 楼主| 发表于 2012-3-10 12:26:34 | 显示全部楼层
回复 2# everhappy


    之前也是这么认为的,但始终找不到相关的理论支撑。后来用spice仿了一下,毛刺没有被滤掉,就有点矛盾了,也不知道是不是spice环境搞的不对。
 楼主| 发表于 2012-3-10 12:30:17 | 显示全部楼层
回复 4# mosou


    同步逻辑只是对毛刺不敏感而已;而组合逻辑之所以要寄存输出,就是怕跨时钟域后被采到,引起功能错误。我现在只是想从电路本身的物理特性来看,毛刺在芯片内部的具体行为。
 楼主| 发表于 2012-3-10 13:01:22 | 显示全部楼层
回复 6# shuli198349


    最初我也是这么认为,但是spice防了一下,毛刺还是过去了。不知道有没有相关的理论
发表于 2012-3-10 16:32:15 | 显示全部楼层
用组合逻辑毛刺会输出去的
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