verilog中条件编译问题，大牛快来啊啊啊

zxxqs · 发表于 2012-3-5 11:45:14

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现在我在做一个模块，要求用条件编译，比如说我只需要在行同步信号a的上升沿时做行运算，其余时候不需要做这个运算，那么我是不是需要写
if(posedge a)
         `define  h_cal  1;
   然后在顶层中写
   `ifdef  h_cal
            h_cal.v //运行行计算v文件
   `else
         v_cal.v
原来没接触过条件编译，不是很清楚define的用法，如果我直接在顶层中定义 `define h_cal  1;那不是以后要运行v_cal.v就要手动改么?

ps:条件编译指有一部分代码不需要编译，这样的话是否会在芯片面积和功耗上有所降低减少成本？

demonsolar · 发表于 2012-3-5 11:49:10

兄弟没学过verilog吧

zxxqs · 发表于 2012-3-5 11:50:04

学过啊怎么了

zxxqs · 发表于 2012-3-5 11:51:09

快来人啊啊啊

zxxqs · 发表于 2012-3-5 11:53:48

有人来么

h646598660 · 发表于 2012-3-5 12:46:54

always @(posedge clk)begin
...
end
在begin －end中间加要执行的代码
这种语句的含义就是当clk上升沿的时候执行下面的行为

但如果楼主是一个信号a，而不是时钟
通常会通过先打拍信号，再判断上升沿
always @(posedge clk)begin
a_ff1 <= a;
a_ff2 <= a_ff1;
end

上升沿的判断条件：if（(a_ff1 == 1'b1) && (a_ff2 == 1'b0)）

zxxqs · 发表于 2012-3-5 13:21:56

回复 6# h646598660

我只是简单写了下表达下意思，我是想说怎么通过条件语句来判断进行条件编译，不是同步啥的，

jackertja · 发表于 2012-3-5 13:47:13

acgoal · 发表于 2012-3-5 15:25:21

你的这段话不符合verilog的语法要求，别人没法看的。
if(posedge a)，这句话就会晕掉大部分人。这就是为什么楼上有兄弟说你是不是不会verilog的原因。

arfeiwy · 发表于 2012-3-5 16:34:07

这么写是不符合verilog语法的

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