后端面试--每日一题（059）

maplefloat

一样的，因为两个en 信号必定满足clock gating check.所以两个信号在clk变化的时候必定是1或者是0的stable信号。
所以clk -->load(x)的delay和两个定值无关。

sages

我靠，学习了。有道理，感觉跟计算removal合recovery的思路一样。

liucaojin

不会做

alicez719

回复 15# 陈涛
不明白，那哪个才是正确的答案呢

xln610

晕了！

maohdong

When Prime Time analysis with graph's bouding timing:
Delay from clk to load-A calculate use input transition, which select the worst slew between clk transition and ctrl-A transition.
Delay from clk to load-B calculate use input transition, which select the worst slew between clk transition and ctrl-B transition.

when prime time analysis with path-base:
Delay from clk to load-A calculate use input transition, which select  clk transition.
Delay from clk to load-B calculate use input transition, which select  clk transition.

sages

小弟有个问题，PT基于不同的分析方式可以得出不同的结果。但是实际的电路应该是只有一种时延结果是对的吧。我个人觉得还是与Cntl-A/B的输入transition有关吧。因为后面连接的是与门，与门由四个晶体管搭建而成，则输入的slew rate都会影响到输出的延时吧。

fengwenfeng

受教了

ywlloo

PBA GBA  还是糊涂，不很明白啊，大侠们来讲一讲啊

gogogo321

求大侠讲解