input delay /output delay ？

tiangua · 发表于 2012-1-31 21:48:28

确认这个地方要用门控时钟？

SKILLER · 发表于 2012-2-1 13:35:52

回复 18# shiyinjita

既然不是同步电路，就不需要约束啊，设置为fasle path

shiyinjita · 发表于 2012-2-1 17:08:52

回复 20# jarodz

但是因为有的时候比如硬件人员为了布线方便，就把AD的某一位引脚打了过孔，而在高频的时候，必须要考虑的，你遇到过这问题嘛？

shiyinjita · 发表于 2012-2-1 17:09:40

回复 21# tiangua

这个要考虑功耗了，如果要考虑，最好加上

shiyinjita · 发表于 2012-2-1 17:11:05

回复 22# SKILLER

两个不是同一个时钟嘛？不需要设置嘛？比如我有8个AD，每个相位相差45度的方式，

jarodz · 发表于 2012-2-6 01:26:04

回复 23# shiyinjita

在作broad design時通常是讓bus的長度與走線盡量一致阿。
不這樣做的話，那應該要先作broad level simulation，
看broad上的造成的bus skew是否過大阿，再用FPGA裡作補償吧。

503295064 · 发表于 2014-12-18 00:30:41

这个有用啊

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