Introduction 1 |
| 1.1 Motivation . . . . . . . . . . . . . . . . . . . . . 1 |
| 1.2 Organization . . . . . . . . . . . . . . . . . . . . 6 |
| 2 Design Considerations for DACs 9 |
| 2.1 Introduction . . . . . . . . . . . . . . . . . . . . 9 |
| 2.2 Static Linearity . . . . . . . . . . . . . . . . . . 9 |
| 2.3 Code-Dependant Switching Transients(CDSTs) . . . . . 14 |
| 2.4 Code-dependant Loading Variation (CDLV) . . . . . . 28 |
| 2.5 Summary . . . . . . . . . . . . . . . . . . . . . . 33 |
| 3 A 8-Bit 1.6 GS/s 90 nm CMOS DAC 35 |
| 3.1 Introduction . . . . . . . . . . . . . . . . . . . . 35 |
| 3.2 Digital Random Return-to-Zero (DRRZ) . . . . . . . . 37 |
| 3.3 Circuit Descriptions . . . . . . . . . . . . . . . . 39 |
| 3.4 Experimental Results . . . . . . . . . . . . . . . . 43 |
| 3.5 Summary . . . . . . . . . . . . . . . . . . . . . . 53 |
| 4 A 12-Bit 1.25-GS/s Background Calibrated DAC 55 |
| 4.1 Introduction . . . . . . . . . . . . . . . . . . . . 55 |
| 4.2 Design for High Signal Bandwidth . . . . . . . . . 57 |
| 4.3 DAC Architecture . . . . . . . . . . . . . . . . . . 60 |
| 4.4 Current-Cell Background Calibration . . . . . . . . 65 |
| 4.5 Experimental Results . . . . . . . . . . . . . . . . 77 |
| 4.6 Summary . . . . . . . . . . . . . . . . . . . . . . 90 |
| 5 Conclusions and Future Works 93 |
| 5.1 Conclusions . . . . . . . . . . . . . . . . . . . . . 93 |
| 5.2 Recommendations for Future Investigation . . . . . . . 94 |
| bliography . . . . . . . . . . . . . . . . . . . . . . . . 95 |
| 自傳 . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 |
| Publication List . . . . . . . . . . . . . . . . . . . . . 102 |