[已解决]dc综合时对.v文件的综合顺序

estyzq

各位大侠
最近在跑一个设计，代码结构是将所有的macro定义在一个macro.v文件中（其实就是把所有的`define name value整合到一个文件中）。最近跑设计的时候，发现在analysis 的时候，对某个module出现error。error内容所表示的意思就是说，在这个module test_name中，使用的macro `state_active还没有被定义。可以确定的是，我在macro.v的文件中已经定义了，只是在analysis是，module test_name先于macro.v被analysis，所以才出现这个没有定义macro的错误。
我想请问下，如何解决这个问题，且保持代码结构。

keelinx

把macro.v放在最前面不行么？

estyzq

回复 2# keelinx

请问，“放在前面”是什么意思？
我现在用的analysis -format verilog -lib work [ls $rtl_dir/*.v]
是改成对一个一个v文件的analysis吗？这样做脚本的通用性就减小了啊

my2817

呵，有意思
脚本的确要通用，但不同的项目还是要特殊处理下的

icfbicfb

我们综合的
analyze 命令都是把所有的 filelist 显式的写出来的，

比如
analyze -format verilog  1.v
analyze -format verilog  2.v
analyze -format verilog  3.v
analyze -format verilog  4.v
......

我记得 是不需要 define这种东西一定在前面的啊，没有优先级这种东西，

elaborate 的时候会自动全替换的，  analyze 对verilog的分析比较少

estyzq

回复 6# icfbicfb


   我以前也没太在意，analysis的之后就ls一下所有v文件就完事了，这几天跑的时候竟然冒出这个ERROR。

estyzq

回复 4# zhq415758192


   强悍！这个可以。

harejavahill

请问楼主是如何解决的？？？谢谢