关于时钟树综合的问题，求解！？

ztspac · 发表于 2011-12-26 17:45:39

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最近也要用perl时钟树的自动调节，不过现在还没思路，望各位吝赐教！
是这样的：有N个tile，每个人tile里面有三级buffer（每个buffer有单独的输入输出），8路的输入/输出，
也就是说每个tile共有24个buffer（每行8个，每列3个）；每个tile要连接到PLB单元，要求clk从
tile的输入到每个PLB的延迟相同，也就是，clk到达PLB要经过的buffer的级
数相同，最终要生成每个tile的verilog网表，要用perl实现，根据tile的不同个数N，自动生成每个tile的输入输出的连接关系(verilog网表)，不知道我有没有描述清楚

请各位大神赐教！

ztspac · 发表于 2011-12-26 17:47:44

自顶一个先

ztspac · 发表于 2011-12-26 17:51:19

自顶一个先

king_yeah · 发表于 2011-12-27 10:10:39

没大明白说的什么，有点类似与clock mesh的结构。

帮顶一个

ztspac · 发表于 2011-12-27 13:40:23

回复 4# king_yeah

简单点说，就是用perl脚本生成一个二叉树的拓扑结构，这个二叉树结构要放到3行xN列的buffer矩阵中去，要求二叉树从根节点到终点经过的buffer的级数相同。

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