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[讨论] 关于时序约束

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发表于 2011-12-21 10:58:22 | 显示全部楼层 |阅读模式

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时序约束在综合、布局布线、STA时候都会用到,那么:

1. 用于这三个地方的时序约束都是一样的吗?还是说,综合时约束紧点,另外2种情况下会松点?
2. 在设置约束时,我看到会设置一个clock margin,这个margin就是为了约束的更紧吗?在时钟频率更高的情况下来综合吗?

谢谢大家。。希望大家都来讨论下~谢谢~
 楼主| 发表于 2011-12-21 13:50:25 | 显示全部楼层
怎么没有人回答呢。。呵呵,谢谢大家了。。求助啊求助~
发表于 2011-12-22 09:15:45 | 显示全部楼层
具体不是特清楚,但是可以确定的一点是使用的时钟是不同的。
综合时候用的时钟是理想的,布局布线后STA的时钟是布局布线中生成的真正的时钟树。
O(∩_∩)O~,我是新手,帮顶,等大牛前来指点哈
 楼主| 发表于 2011-12-22 10:32:56 | 显示全部楼层
恩,谢谢帮顶哈~
真正的时钟树和理想的时钟相比,多了什么?只多了clock skew吧?时钟的频率是不会变的吧?
我觉得在这两种情况下,对于时钟的约束应该是一样的。。这是perfomance方面的需要吧、、、
求高手解答。。。
发表于 2011-12-22 16:19:27 | 显示全部楼层
clock margin是时钟边缘的意思吧
发表于 2011-12-23 13:19:02 | 显示全部楼层
综合、布局布线、STA
1.综合时会有留有margin,beacuse wire information is not accurate.
2.布局布线是放开margin,这时候have wire information.
2.STA should write a scripts without margin
 楼主| 发表于 2011-12-23 14:32:27 | 显示全部楼层
回复 6# 杀猪的日子


    谢谢~感觉你说的有道理啊~谢谢哈!
发表于 2011-12-23 23:11:40 | 显示全部楼层




    在综合时会把clock设定为idear clock,是为了在RTL综合时不要让综合工具在clock path上加一些无谓的buffer。
(因为clock path上推的cell通常都很多,综合工具会自动加buffer来增加推力);然而clock tree会在后端才长,buffer可以在后面再加。
对于clock skew, idear clock可以通过clock uncertainty来设定。从而来模拟实际clock 的jitter
发表于 2011-12-26 11:14:15 | 显示全部楼层
个人觉得,这三个阶段,STA应该是最为悲观最严格的了。
发表于 2011-12-27 12:12:02 | 显示全部楼层
时序约束不是过紧,也不是过松,时序过紧,布线会很困难,过松没有约束到,时序约束是个迭代的过程!
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