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查看: 14953|回复: 11

[求助] ICC后期DRC, LVS, ANTENNA等问题的处理

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发表于 2011-12-13 23:41:30 | 显示全部楼层 |阅读模式

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最近做项目收尾阶段的APR,因为不断的压缩面积(因为其他模块走线的考虑),导致很容易就出现导出GDS以后有DRC, LVS,ANTENNA(天线在ICC里面已经加入了天线规则)等issue出现,请问各位大,您们一般在ICC里面是怎么处理这种问题的呢?我觉得不能导出GDS以后再去修,这样缺乏灵活性,但是ICC布局布线资源又确实比较有限。
再附带一个问题就是多个同源分频产生的多个时钟,如何做balance,来提高跨时钟域时、不同时钟对齐的情况呢(以减少HOLD VOILATION或者增大hold margin)?

小弟多谢~
发表于 2011-12-14 08:43:23 | 显示全部楼层
一般PR工具会load antenna rule file阿,便于在ICC里面先修一轮, 或者加diode cell,

修不掉的去layout里面修,

用balance_inter_clock_delay  命令啊
发表于 2011-12-14 09:31:34 | 显示全部楼层




   请教icfbicfb,ICC不是自动就会做同源分频时钟间的banlance吗?
   因为ICC里在做balance的时候,会自动穿过分频器,然后才做banlance
   也就是自动做时钟源到每个sink(穿过分频器)的balance?
   接触ICC不久,我理解有误吗?
发表于 2011-12-14 09:36:44 | 显示全部楼层
对,自动balance  master clock and its own generated clock

不行,就人工balance_Inter_clock_delay ,
发表于 2011-12-14 09:39:45 | 显示全部楼层
回复 4# icfbicfb


    谢谢
发表于 2011-12-15 14:51:57 | 显示全部楼层
回复 1# alphavor_jay


    极个别的天线违反,可以在线中间找个地方加个BUF处理

个人感觉做紧了就是乱七八糟的情况都出来,是很正常的

我现在也和你一样的项目痛苦期
发表于 2015-4-28 09:43:29 | 显示全部楼层
本帖最后由 ICSYS 于 2015-4-28 09:44 编辑


一般PR工具会load antenna rule file阿,便于在ICC里面先修一轮, 或者加diode cell,

修不掉的去layou ...
icfbicfb 发表于 2011-12-14 08:43




   您的意思是LVS,DRC在PR阶段就修复,修不完的话由模拟版图virtosuo修复?也有的说 lvs ,drc在数字后端PR时就得修复。。。
发表于 2015-4-28 10:03:20 | 显示全部楼层
这是什么流程哦,现在不都是自己清干净然的嘛,ICC一边修timing一边清DRC
发表于 2015-4-28 11:11:51 | 显示全部楼层
个人觉得,在ICC流程中不把DRC、LVS清干净,到了layout中再去修会更痛苦,而且可行性还要打个问号吧。
少量的antenna倒是应该可以
发表于 2015-4-28 11:29:41 | 显示全部楼层
LVS还是要修干净的吧,比如short地方,unconnect地方一定要修的吧。少量的drc错误比如minimum width和space可以去virtuoso里修,少量antenna可以去virtuoso修,但是如果本身绕线就比较拥挤的话,修起来也不是那么轻松。
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