i2c_slave起始条件和结束条件

shxr · 发表于 2011-12-12 10:12:51

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本帖最后由 shxr 于 2012-1-4 13:58 编辑

设计i2c slave时一般会选用一个快的时钟来采sda和scl信号，借此来产生一个起始条件和结束条件，但若系统中没有快的时钟，该怎么设计呢？如果直接让数据当时钟，异步设计让设计很不可靠。

solarwafer · 发表于 2011-12-12 12:05:11

一般都有一个快一点的时钟吧，SCL的速度很慢的啊

shxr · 发表于 2011-12-12 12:47:55

回复 2# solarwafer

scl最快是400khz，，没有办法么？

falloutmx · 发表于 2011-12-12 13:55:37

最高400K也很低速了啊，最慢100K呢。什么系统的时钟会低于100K？

shxr · 发表于 2011-12-12 14:05:57

额，，那就假设没有比scl快的时钟

solarwafer · 发表于 2011-12-12 15:05:00

本帖最后由 solarwafer 于 2011-12-12 15:06 编辑

如果你的时钟低于400K，不可能产生楼主需要的信号

shxr · 发表于 2011-12-12 15:31:34

楼主就是假设没有比400k快的时钟啊

falloutmx · 发表于 2011-12-12 16:22:53

不论你是主还是从，没有更快的时钟意味着你所有的相关逻辑都必须在一个SCL内完成

lizhaohong520@ · 发表于 2011-12-15 12:08:25

scl是又master产生的，你没有比scl快的时钟··怎么产生scl呢？

shxr · 发表于 2012-1-4 13:59:17

回复 9# lizhaohong520@

master是我通讯的对象，slave才是我的设计本身啊

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