为什么block memory跑400M的时钟就出不来数据呢

走走停停 · 发表于 2011-12-5 13:31:18

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大家好：
我用的是v5的xc5vlx50t的FPGA，在程序内例化了一个单端口的rom用来存波形数据的，其中rom的clk给的是400M，前仿真的时候还能有波形，但是后仿真的时候就没有波形了成为常数了，把频率降到200M后仿真后又有波形了，这是怎么回事呢？还是modelsim没有设置好呢？

dspmimo · 发表于 2011-12-5 17:56:57

时钟太高了吧，50t跑不到那么高频率

buley · 发表于 2011-12-5 19:38:52

400MHz？你做下静态时序分析呢？看看是否能满足时序

erizen · 发表于 2011-12-5 20:47:02

时钟频率太高了，该芯片内部RAM不支持这么高的频率！

走走停停 · 发表于 2011-12-5 21:12:13

回复 4# erizen

可是datasheet并没有说不能达到这么高的频率呢？为什么前仿是可以的呢

jack888518 · 发表于 2011-12-5 21:39:47

楼主你确定你理解了什么是功能仿真和后仿？
先做timing analyze看看极限跑到多少，然后浮动5%一般才是你能跑频率

remnant · 发表于 2011-12-5 22:21:39

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可是datasheet并没有说不能达到这么高的频率呢？为什么前仿是可以的呢
走走停停发表于 2011-12-5 21:12

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前仿真是理想模型，没时序信息当然没问题，你跑到几百Ghz都没问题。

neoitachi · 发表于 2011-12-5 22:32:31

楼主先补充一下基本知识吧！！弄清楚前仿和后仿的区别吧！！

falloutmx · 发表于 2011-12-6 08:52:44

时钟频率太高了，该芯片内部RAM不支持这么高的频率！
erizen 发表于 2011-12-5 20:47

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我记得V5系列的bram最高可以支持到500还是550M Hz的啊？

走走停停 · 发表于 2011-12-6 09:06:54

回复 8# neoitachi

恩，我现在知道前仿真是没有时序的只要功能正确就能跑出来，验证功能正确与否，但是我现在还是不是很明白为什么400M的不出来波形，是不是直接就是我的时序不对了，要做时序约束了，是嘛？

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