请求verilog高手指点程序问题！！！

falloutmx · 发表于 2011-11-4 14:17:49

太乱了。给个建议，改成三段式状态机，把边沿检测的部分放在其他alway里，糅在一起不好分析问题。

jeamie · 发表于 2011-11-7 14:26:05

多谢各位的指教，程序调好了。

syf1088 · 发表于 2011-11-8 10:52:51

回复 1# jeamie
什么叫做跳出内部case。verilog是hdl，怎么会有跳出这种说法。。。

兵临城下 · 发表于 2011-11-9 17:10:37

状态机写的太乱
推荐三段式写法

jeamie · 发表于 2011-11-21 09:36:25

回复 23# syf1088

我的意思是内部case如果执行完了，会给外部的state赋值，下一个时钟应该执行外部case的某个分支的意思。
估计表示不严谨吧。谢谢质疑，以后记得改正！

syf1088 · 发表于 2011-11-22 18:37:24

回复 25# jeamie
感觉你在用软件思维写硬件。
你想把state 这个信号综合成什么东西（DFF）。按照你的写法是有问题的。你在同一个边沿对DFF赋“多个”值是硬件没有办法做到的
edgecount: begin
                           if(ena)
      state<=achange;    //state changes form edgecount to achange

      else begin
         if(enb)

xiaoli055 · 发表于 2011-11-23 01:29:49

思维严重很乱啊，把硬件描述语言看成是c语言那种顺序执行了；以后建议你写状态机的时候把case（state）部分拿出来单独用组合逻辑块表示，不要和时序模块放在一起，并且把非阻塞改成阻塞赋值。

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