探讨时序分析对FPGA设计的指导作用

asyou · 发表于 2011-10-13 17:20:02

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在FPGA设计中，原则上必须通过时序分析，系统才能稳定运行！但是反过来，通过了时序分析，系统是不是就一定能运行稳定呢？
我自己做过的一个操作DDR2的FPGA的设计，当我通过时序分析时，系统会小概率运行出错，但是我将控制时钟反向后，这时时序分析报告有部分时序不满足，但系统反而能运行稳定！
自己做过的一些其它项目中，系统出现一些小概率的问题，我试图通过修正时序分析不通过的部分，以改善系统的稳定性。但是至今为止，还没有一个问题是通过这样的修正解决的，都是修正前后效果一样。最终解决问题都发现是外部硬件干扰或是逻辑功能上的Bug！
不知道大家有没有通过时序分析来指导修正系统Bug的经验，我现在对时序分析困惑不已！

solarwafer · 发表于 2011-10-13 17:30:56

不满足时序的系统，是不确定的，可以稳定也可以不稳定，你确定约束全了？

catcat_2 · 发表于 2011-10-14 07:54:17

我也是想问同一个问题。。你确定你的约束全部cover住了？我的DDR2，3怎么就没有你这样的现象呢？

asyou · 发表于 2011-10-14 08:56:12

DDR2是使用它的IP Core，使用的是IP生成的约束文件，我上层控制部分，肯定都是约束了的！

jianfeng108 · 发表于 2011-10-14 09:20:46

回复 2# solarwafer

关注中~~~

jun_dahai · 发表于 2011-10-14 09:31:34

满足完整、正确的时序约束，是系统正常工作的必要条件

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