在verilog的设计中能不能使用systemverilog写的ip呀？

sdustyj · 发表于 2011-10-1 16:16:10

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本帖最后由 sdustyj 于 2011-10-8 18:05 编辑

在用verilog做设计，找了个需要的ip，但是是system verilog实现的，请问在我的设计中，能不能直接用这个ip呢？如果可以，在DC综合的时候应该怎么做呢？O(∩_∩)O谢谢！

down_load · 发表于 2011-10-1 21:01:22

能
您的帖子长度不符合要求

hugetable2004 · 发表于 2011-10-1 21:22:26

好像不能吧

hugetable2004 · 发表于 2011-10-1 21:24:28

好像不能吧

sdustyj · 发表于 2011-10-1 22:05:56

回复 2# down_load

请指点下吧，DC综合也可以吗？应该怎么做呢？O(∩_∩)O谢谢！！

coyboy912 · 发表于 2011-10-1 22:06:38

这个是看综合器支持不支持，跟语言没有太大的关系

sdustyj · 发表于 2011-10-1 22:21:21

回复 6# coyboy912

我看过DC的analyze命令，有system verilog的选项。
在DC读入设计的过程中，使用analyze命令选项，把verilog和system verilog文件分别对待可以吗？也就是下边这个问题：

analyze -format vhdl | verilog | sverilog 这条命令的这几个选项在同一个设计里，只可以出现一个，还是可以出现多个呢？

O(∩_∩)O谢谢！

因为是几个人合作的，不想因为这一个ip，把所有的verilog都当成system verilog。

hugetable2004 · 发表于 2011-10-1 22:21:40

楼上说的对

sdustyj · 发表于 2011-10-8 18:06:11

自己来顶顶，请大牛指教( ⊙ o ⊙ )！

flyingstar · 发表于 2011-10-8 18:57:52

RTL模拟应该是可以的，至少nc和vcs都支持sv
至于DC综合行不行？是不是首先跟sv描述IP的行为有关？
DC本身对sv应该也是支持的。没用过，呵呵

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