P&r后数字版图出现大量LVS错误,会是什么原因导致的?

yuluw2004

工艺:smic65nm
encounter做完后,导出gds和.v,然后用.v生成.cdl
gds streamin layout library后用CALIBRE做LVS
总共289个错误(net:71,instances:218),里面竟然有VDD,VSS的错误
我就是按一般流程做下来的,
中间会什么原因导致这么多错误?该如何改,没有头绪.




                   CELL COMPARISON RESULTS ( TOP LEVEL )

                  #   #         #####################  
                   # #          #                   #  
                    #           #     INCORRECT     #  
                   # #          #                   #  
                  #   #         #####################  

  Error:    Different numbers of nets (see below).
  Error:    Different numbers of instances (see below).
  Error:    Connectivity errors.
  Warning:  Ambiguity points were found and resolved arbitrarily.
LAYOUT CELL NAME:         COUNTERB
SOURCE CELL NAME:         COUNTERB
--------------------------------------------------------------------------------------------------------------
INITIAL NUMBERS OF OBJECTS
--------------------------
                Layout    Source         Component Type
                ------    ------         --------------
Ports:              5         5
Nets:             137       173    *
Instances:        137       128    *    MN (4 pins)
                   137       128    *    MP (4 pins)
                ------    ------
Total Inst:       274       256

NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------
                Layout    Source         Component Type
                ------    ------         --------------
Ports:              5         5
Nets:              74       111    *
Instances:         13        13         MN (4 pins)
                    19        19         MP (4 pins)
                     1         1         SPDW_2_1 (4 pins)
                     1         1         SPUP_2_1 (4 pins)
                     3         3         SMN2 (4 pins)
                    35        37    *    _invb (6 pins)
                     1         0    *    _invx2v (4 pins)
                     9         9         _nand2b (7 pins)
                     1         1         _nand3b (8 pins)
                     3         3         _nor2b (7 pins)
                     6         6         _sdw3b (6 pins)
                    10        10         _smn2b (5 pins)
                    19        19         _sup2b (5 pins)
                     1         1         _xra2b (7 pins)
                ------    ------
Total Inst:       122       123

       * = Number of objects in layout different from number in source.
**************************************************************************************************************
                               INFORMATION AND WARNINGS
**************************************************************************************************************

                  Matched    Matched    Unmatched    Unmatched    Component
                   Layout     Source       Layout       Source    Type
                  -------    -------    ---------    ---------    ---------
   Ports:               5          5            0            0
   Nets:               69         69            5           42
   Instances:          13         13            0            0    MN(NHVT12LL)
                       19         19            0            0    MP(PHVT12LL)
                        1          1            0            0    SPDW_2_1
                        1          1            0            0    SPUP_2_1
                        3          3            0            0    SMN2
                       35         35            0            2    _invb
                        0          0            1            0    _invx2v
                        9          9            0            0    _nand2b
                        1          1            0            0    _nand3b
                        3          3            0            0    _nor2b
                        6          6            0            0    _sdw3b
                       10         10            0            0    _smn2b
                       19         19            0            0    _sup2b
                        1          1            0            0    _xra2b
                  -------    -------    ---------    ---------
   Total Inst:        121        121            1            2

o Statistics:
   20 layout mos transistors were reduced to 2.
     18 mos transistors were deleted by parallel reduction.
   2 nets were matched arbitrarily.

o Initial Correspondence Points:
   Ports:        VDD VSS CLK RST_N TC_B

o Ambiguity Resolution Points:
      (Each one of the following objects belongs to a group of indistinguishable objects.
       The listed objects were matched arbitrarily by the Ambiguity Resolution feature of LVS.
       Arbitrary matching may be prevented by assigning names to these objects or to adjacent nets).
       Layout                                                    Source
       ------                                                    ------
                                     Nets
                                     ----
       X140/12                                                   Xcount_b_reg_5_/net43
       X139/12                                                   Xcount_b_reg_0_/net43

icfbicfb

问题不大，就是几个net， instance没对上，

port都已经对上了

开了 layout case yes
       source case yes
       lvs compare case names
么

yuluw2004

回复 3# even_ryen

应该不是你们说的大小写的问题,
我试了.
我总觉会不会是库的问题,或是别的啥.
根据提示,是schemtic里面的net多了,VDD, VSS都有问题
schmatic netlist:
v2lvs -v *_pr.v -o *_pr.cdl -l smicc65.v -s smic65.cdl -s1 VDD -s0 VSS

gds map file
M1              NET             61              0
M1              SPNET           61              0
M1              VIA             61              0
M1              FILL            61              0
M1              PIN             61              0
NAME            M1/PIN          141             0
V1              VIA             70              0
M2              NET             62              0
M2              SPNET           62              0
M2              VIA             62              0
M2              FILL            62              0
M2              PIN             62              0
NAME            M2/PIN          142             0
V2              VIA             71              0
M3              NET             63              0
M3              VIA             63              0
M3              SPNET           63              0
M3              FILL            63              0
M3              PIN             63              0
NAME            M3/PIN          143             0
V3              VIA             72              0
M4              NET             64              0
M4              VIA             64              0
M4              SPNET           64              0
M4              FILL            64              0
M4              PIN             64              0
NAME            M4/PIN          144             0
V4              VIA             73              0
M5              NET             65              0
M5              VIA             65              0
M5              SPNET           65              0
M5              FILL            65              0
M5              PIN             65              0
NAME            M5/PIN          145             0
V5              VIA             74              0
M6              NET             66              0
M6              VIA             66              0
M6              SPNET           66              0
M6              FILL            66              0
M6              PIN             66              0
NAME            M6/PIN          146             0
TV1             VIA             121             0
TM1             NET             120             0
TM1             VIA             120             0
TM1             SPNET           120             0
TM1             FILL            120             0
TM1             PIN             120             0
NAME            TM1/PIN         126             0
TV2             VIA             123             0
TM2             NET             122             0
TM2             VIA             122             0
TM2             SPNET           122             0
TM2             FILL            122             0
TM2             PIN             122             0
NAME            TM2/PIN         11              0

yuluw2004

找到问题了,
出在smic65.cdl

这是我从smim65.cdl 随便拿的一个:
****Sub-Circuit for HVT_INHDV20, Tue Dec 28 09:37:20 CST 2010****
.SUBCKT HVT_INHDV20 I ZN VDD VSS
MMN1 ZN I VSS VPW NHVT12LL W=2.8u L=60.00n
MMP1 ZN I VDD VNW PHVT12LL W=4.0u L=60.00n
.ENDS HVT_INHDV20


里面的VPW(衬底),VNW(nwell电位)不知道接啥,其实应该是
VNW=VDD,VPW=VSS

我现在的做法是把SMIC65.cdl里面的VNW和VPW都全换成VDD 或 VSS了.
这个在做V2LVS时有别的解决办法吗?我不想改原始库.

icfbicfb

这个应该是 带tapcell的 设计吧，

tapcell 把VNW/VPW tap到VDD/VSS的，   看看有没有erc error，说floating nwell/pwell ,

smic65.cdl里面有global VNW VPW 么？

这个VNW,VPW就是nwell，psub的电位啊

yuluw2004

回复 6# icfbicfb


    是加了welltap cell

damonzhao

那你就在生成的网表里面加
*.equiv VDD=VNW VSS=VPW
忘记前面有没有*了，自己试一下吧

magicalmuzhuzhu

似乎在spice netlist里给std cell加VNW=VDD VSS=VPW也能解决。。
不过楼主你改了welltap就解决问题了吗？我还是有一堆看不懂的incorrect nets/instances

sunny_yangfeng

回复 2# icfbicfb

我想请问版主layout case yes                source case yes
是什么意思?在哪里可以设置吗？
我现在出现电路的网表不区分大小写的问题，比如n22与N22两条net会认为接在一起了，该怎么办？？急求答案

zhaon1129

回复 9# sunny_yangfeng


   在lvs的rule里面，找到这句话（你直接搜索大写的CASE）。改成YES或者NO