求助！ise综合时如何制定其对电路某些单元不优化

xiangql

最近在搞fpga，碰到一个问题，具体如下：
我写了一个振荡器，代码如下：
module ro(
input enable,
output clk
);
wire a1,a2,a3,a4,a5;
NAND2HDV1 u1(.A1(enable), .A2(clk), .ZN(a1));
BUFHDV0 u2(.I(a1), .Z(a2));
BUFHDV0 u3(.I(a2), .Z(a3));
BUFHDV0 u4(.I(a3), .Z(a4));
BUFHDV0 u5(.I(a4), .Z(a5));
BUFHDV0 u6(.I(a5), .Z(clk));
endmodule
其中NAND2HDV1是与非门，BUFHDV0则是缓冲器
经过ise综合之后这些缓冲器全部被优化了，只剩下了与非门，现在我想要它综合的时候保留这些缓冲器，应该怎么弄啊
这几天查了好多关于ise使用的文档，但都没看到这方面的内容，望高手指点啊，先谢过了

hugetable2004

需要一些设置的

xiangql

回复 2# hugetable2004


    能指导下吗

buley

/*synthesis keep*/ 语句加到要保留的buf后面试试

xiangql

回复 4# buley


   好像不对，这个貌似还跟软件有关
  我用的是xilinx9.1，网上搜了下貌似都这么说，但是我试了就是不对，哎。。。

vivid30

（* KEEP = TRUE *） 放在变量定义的前面试试

moshushi_xiang

keep语句就能搞定。

warking

BUFHDV0这个缓冲器是你自己的rtl代码吗？