PLL后仿真问题，急~~~~~~

yxh12321

而且仿真的设置什么的会严重影响仿真结果，跟电路规模和精度都有关系。
kau 发表于 2011-8-1 16:42

                               
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每次仿真我都给的一样的设置
郁闷啊

yxh12321

chargepump电流改变了吧？或者你的RC改了？
简单降低毛刺，也可能会影响到环路的带宽
wuyanhui 发表于 2011-8-1 17:51

                               
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CP的电流 2个版本一样的，RC也一样，只不过另一个版本略微多加了几个电源地电容，然后就是版图的布局不太一样。版图的布局当时之所以改动，就是为了降低VCO控制电压的毛刺，现在毛刺降下来了，jitter 却大了不少。（另：模块内部都是一样的）

你说  单降低毛刺，可能会影响到环路的带宽？

求解？

降低毛刺的手法 仅仅是降低一些寄生电容，没有动RC等重要的东西

bofa

你测量的什么jitter？用的什么方法呢？

bofa

如果是TIE jitter的话，检查一下TIE 周期怎么选取的

kau

回复 11# yxh12321


    你的版图改变引起后仿网表改变，如果变化较大仿真精度发生变化是可能的。
但是你主要要找出控制信号毛刺是不是确实影响性能，有时候不一定的。

bryan_da

学习之中··········

yxh12321

你测量的什么jitter？用的什么方法呢？
bofa 发表于 2011-8-3 19:51

                               
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不好意思，这么晚才回复
period jitter ，它的  PK2PK 和 RMS 都测
就在 cscope里测的

我的设置都给的一样的，包括观测的时间段，理想周期的精确度

yxh12321

你的版图改变引起后仿网表改变，如果变化较大仿真精度发生变化是可能的。
但是你主要要找出控制信号毛刺是不是确实影响性能，有时候不一定的。
   
kau 发表于 2011-8-4 17:06

                               
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不好意思，现在才回复
后来我也意识到了这一点，我觉得可能在减小 vctrl 的毛刺的时候，不小心增大了vco那里引入的噪声。
哎！折腾了快2个月，还是没得出什么确定的结论

kool

回复 18# yxh12321


    怎么测的jitter？直接对PLL的输出波形测量吗？这样只是反应电荷泵失配以及电源噪声引起的jitter。 做的后仿是提取r，c，cc参数？测量出来jitter小的那个是电源到地的cap加得比较多的那个版本吧？

yxh12321

[quote   怎么测的jitter？直接对PLL的输出波形测量吗？这样只是反应电荷泵失配以及电源噪声引起的jitter。 做的后仿是提取r，c，cc参数？测量出来jitter小的那个是电源到地的cap加得比较多的那个版本吧？kool 发表于 2011-9-18 14:33

                               
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[/quote]

大牛来了，非常感谢回复

1、对，hspice仿完后，直接在cscope里测jitter。
2、后仿提取了 R， C， CC
3、电源地cap，在对比的几十个版本中，发现它并不是越多越好。我觉得理论上应该越多越好，但可能在加cap的过程中，周边的什么东西被改变了影响了。