clock jitter 与 PLL 分频有大多关系？

chris_li

举个例子， 如果给一个数字电路提供600Mhz clock， 那么PLL是设计成 1.2GHz 然后 2 分频， 还是设计成 2.4GHz 然后 4 分频好呢？

谢谢大大。

when3595023

jitter和分频理论上没什么关系，这和相位噪声往下除是不一样的。
这是一个上厕所的故事，到底是用1层的手纸还是2层or3、4层，最终的目的都是把屁股嚓干净,。所以用几层取决于是正常还是拉稀或者痔疮还有就是手纸是要钱的

chris_li

   

jitter和分频理论上没什么关系，这和相位噪声往下除是不一样的。
这是一个上厕所的故事，到底是用1层的手纸 ...
when3595023 发表于 2011-6-16 16:54

                               
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大大， 您的意思是不是说jitter完全取决于PLL的好与坏了，跟几分频无任何内在关联？

when3595023

回复 3# chris_li


    理论上，从除法器链路上任何出来的jitter都是一样的。当然前提是说理论，你懂得

twfly

分频越大对JITTER影响越严重。不过单纯考虑VCO的噪声的话，如果1.2G和2.4G的输出噪声一样，那么2.4G的分4（20lgN)分频噪声要小些，不过实际上2.4G的输出噪声增加量远远大于1.2G输出的6DB。所以还是选用1.2G的输出，2分频。一般来说，分频越多，在分频器输出端引入的噪声也越多，不过这个量可以忽略不计了。不过它要给你的PLL输出引入确定性噪声即我们说的spur，要看你对spur要求了。

去死吧

深奥的东东，了解为主

depend135

回复 1# chris_li


    分频后点频相位噪声的性能会提高，但积分出来的rms jitter，如果用秒来作单位的话，是不会变的，输入抖动是多少ps，输出还是会有多少ps的抖动，只会多不会少（分频器会引入）。直觉上讲也是正确，分频器的输出沿是输入沿触发的，输入沿抖多少，输出沿自然也抖多少。只是分频后，同样的抖动所占的一个周期中的份量小了，所以点频相位噪声会变好，但抖动的绝对值(单位s)是不变的（或变差）。
    至于要不要做高频再分下来，这除了相噪外还得考虑面积，功耗，速度等，频率高的VCO可能面积小一点，如果工艺可轻而易举的承受，做高也没什么不好。高频分下来的PLL和直接低频的PLL哪个相噪好，还真不好说，我倒是没做出来比较过。

zhaoyan0900

感谢7楼的分析，保存了

xxl04120184

可以收费把你解决该问题；

pavilionhappy

   

depend135 发表于 2011-9-14 12:05
回复 1# chris_li

请教一下，cml转cmos之后，因为时钟沿变抖使得jee的计算结果降低，但是这不符合直观理解，个人理解是输入信号的抖动已经存在，经过cml2cmos之后抖动不会放大而已，为什么Jee反而变小了呢