关于Verilog语言的请教

yanwang67 · 发表于 2011-6-9 15:08:39

回复 8# flypig

是啊，但最近看的书是杜建国编写的《Verilog HDL硬件描述语言》，上面讲的不是很详细，麻烦您推荐一本吧！多谢了！

yanwang67 · 发表于 2011-6-9 15:16:03

回复 9# Lawee

wire型输出和reg型输出在硬件上到底有什么区别呢？

yanwang67 · 发表于 2011-6-9 15:20:49

以上问题源于没有学好语言，在这里给大侠们添堵了！我得赶紧补补！希望以后多与大家交流！

sonicsun · 发表于 2011-6-10 10:56:47

output可以声明成reg是verilog 2001里面的用法，在1995的verilog里端口只能声明成wire型。

其实这个概念很好理解，reg型的output 实质上是一个 reg 的output + 一个wire型的 output

yanwang67 · 发表于 2011-6-10 16:04:00

回复 15# sonicsun

对，你这么理解不错！output端口最好定义为reg型。

jjftt · 发表于 2011-6-10 19:51:00

输出的类型取决于你的输出逻辑，组合逻辑输出wire，寄存器输出reg，都可以

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