关于Verilog语言的请教

yanwang67 · 发表于 2011-6-8 22:37:12

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比如两个管脚1,2都设置成了output，我疑惑的是在什么情况下设置成wire型和reg型？先在这里谢谢了！

wys093 · 发表于 2011-6-8 23:42:59

需要在过程块always或initial中赋值的output 定义为reg型，而在连续赋值语句assign中赋值的output定义为wire型

evistera · 发表于 2011-6-9 09:34:48

楼上所说，对头

yanwang67 · 发表于 2011-6-9 10:14:18

回复 2# wys093

你好，谢谢你的回复！我的疑问是：什么时候该给这个output信号连续赋值呢？

alenww · 发表于 2011-6-9 10:28:40

当设计使用组合逻辑输出时，定义输出管脚为wire。使用时序逻辑输出时，为reg型。
但请注意一点：设计中会使用always块实现组合逻辑功能，这时候受verilog语言限制输出信号需要定义成reg型，但实际上也是组合逻辑输出。

yanwang67 · 发表于 2011-6-9 10:37:05

回复 5# alenww

谢谢你的回复，最后一句解决了我的疑惑！

yanwang67 · 发表于 2011-6-9 10:47:36

回复 5# alenww

还有一个问题：我在always语句块中使用了过程性赋值语句，但在编译时一直报错，说是不能给reg型进行连续赋值！

flypig · 发表于 2011-6-9 12:56:51

还需要读一下Verilog语法，过程与连续的区别。

Lawee · 发表于 2011-6-9 13:07:43

这个取决于自己的设计，最好是REG输出哦

wys093 · 发表于 2011-6-9 13:57:05

回复 4# yanwang67

连续性赋值assign一般与过程块并列，而不能出现在过程块当中，听说过过程连续性赋值，但似乎综合不理想吧，查阅一下相关verilog书籍吧。

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