后端面试--每日一题（011）

陈涛 · 发表于 2011-5-28 07:44:32

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本帖最后由陈涛于 2011-5-29 15:08 编辑

What are various techniques to resolve routing congestion?
请详细解释解决走线阻塞的问题
难度：4

提示：
1） routing congestion发生在后端，前端一般不太考虑这个问题，需要后端自己去想办法解决，但是解决的办法不只在后端，也有一些方法需要前端的配合
2）阻塞有多种情形，要分别讨论，没有一个统一的解决办法。能够把大部分的阻塞情况列举出来，就已经够4级的水平啦

jiancongwoo · 发表于 2011-5-28 11:43:49

哈哈。。。
这个问题我来回答回答，看下解决的方法够不够多。
1.带FeedThrough的情况。
如果一个Design呆FTS，一般来说1K 的fts会增加大概1%的Utilizaiton,如果可以适当的减少Fts，那么是对减少DRC有帮助。
如果不能减少fts, 这个东西就有得玩了，一把fts走线拉直了，别Cross，在做Placement的时候，让优化fts timing的buffer | invter 尽量放在让fts走直的路径上。调整Floorplan，让fts走直，如果是竖向的fts比较对，在摆放macro的时候，在适当的距离上留上一定的channel。
2.Fts影响很少的情况
这个就得把Routing后的结果拿来看了，如果你拿到的flooprlan的share是个多边形，那么说对于Memory比较多的Design有好处，利用memory把那个凸出来的地方给堵上，就是尽量消灭掉floorplan的边角，像这种边角的地方容易出routing的DRC。
在复杂的Cell边上留些空地，也就是+cell Padding.
定义出routing DRC的地方的Utilization。
利用不同的EDA工具，来试试看下能不能解决DRC的问题。
前端综合也是可以的，比如用DC，RC来综合试试。综合的时候+些Margin去综合。

假如排除前端的影响，解决DRC的根本办法发就是在Floorplan上。降低Utilization，或者调整你的floorplan.

strivenbu · 发表于 2011-5-29 13:11:40

望陈版主指点~

陈涛 · 发表于 2011-5-29 15:06:15

本帖最后由陈涛于 2011-5-29 15:07 编辑

1）阻塞在RAM（macro）之间：可能RAM之间的距离没有计算正确，可以加大RAM之间的间距；扭转RAM的方向，使得RAM的IO pin朝向更容易走线的那边；如果是多个RAM共用地址或者数据线，尽量把RAM的地址数据pin对齐

2）阻塞出现在RAM和帮助单元交界的地方：在RAM周围加一条halo（keepout）；把RAM放在四周，尽量把中间留下的空间变成方形；加一些由小的placement blockage组成的矩阵

3）阻塞出现在标准单元的某一块：也可以加一些由小的placement blockage组成的矩阵；module/instance padding；利用placement guide将减少那块地方的标准单元个数；scan chain reordering也会改善一些阻塞；定义density上限；使用congestion driven的placement，并且要求place之后做congestion优化；在综合是禁止使用那些pin太多太密集的标准单元(多半是那些复杂的组合逻辑单元)；请前端使用RAM代替触发器矩阵；请前端修改算法