求助关于sar adc

jmw2xqq · 发表于 2011-5-16 17:07:06

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我现在在做个sar型adc ，整个系统已搭好，前仿真得到的有效位数只有7.5bit，而我的设计要求要达到10bit。通过频谱图，我感觉系统中的噪声比较大。但又不知道是何处引起的噪声。请求大家的帮助。谢谢

nool · 发表于 2011-5-16 17:36:53

前仿？……
逐步check吧，把各个模块先用理想的代替，就可以查出问题出在那个block
1.check 时序
2.DAC的精度
3.比较器
4.others,开关之类

rice019 · 发表于 2011-5-16 18:55:15

跟結構有很大關係
有的結構就是沒法10bit

jmw2xqq · 发表于 2011-5-16 19:26:14

回复 2# nool

好的谢谢

jmw2xqq · 发表于 2011-5-16 19:27:51

回复 4# jmw2xqq

我使用的是分段电容阵列。为什么有的结构不能做到十位啊？是比较器的噪声影响的吗谢谢

落叶随风1895 · 发表于 2014-2-22 15:32:06

楼主建模用的Matlab还是verilog-A阿？

ralphtw · 发表于 2014-6-27 20:22:01

who know how can be 10 bits?!

天蓝Lenore · 发表于 2015-7-16 15:43:31

回复 1# jmw2xqq

我也遇到过类似问题，主要是开关转换时容易引入噪声，看看开关处的噪声能否尽量减小

569038754 · 发表于 2016-10-21 16:49:16

看过了！

hezb · 发表于 2016-10-23 17:17:46

学习了

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