请问分频时钟是否需要做时钟树?

even_ryen

在sdc中定义了3个分频时钟
create_clock -period 20 clk
create_generated_clock -name clk2 -source clk -driver_by 2 FF1/Q
create_generated_clock -name clk4 -source clk -driver_by 4 FF3/Q
create_generated_clock -name clk8 -source clk -driver_by 8 FF3/Q
请问一下,针对clk2,clk4,clk8的分频时钟,是否需要做cts?

yueluofenghen

回复 1# even_ryen


    需要

paulszicc

可能需要，也可能不需要。看你想如何做你的tree, 无论怎么做tree，最后做出来的tree应该是你预想的tree一样。如果这几个generated clock不需要彼此balance ,那么可能你只做root tree，你的子tree也就出来了。如果各个sub clock需要某种latency的blance，那么你可能需要每个子tree也要做。同一个top tree structure，可以根据工具或你的喜好选择不同的做法。

icfbicfb

看你的需要了，一般 你不写generate clock，  CTS 是不会穿过flop 去做的，

写了以后，  只要是 clock，不管是master还是generated clock， 都会做的，

rvisk

作为个前端工程师

假如我完全不用clk，只能生成时钟。你说generate出来的时钟需要不需要做树

我一个register在东，一个在西，你搞的定不

wu_xiaolin_110

看你的需要了，一般 你不写generate clock，  CTS 是不会穿过flop 去做的，

写了以后，  只要是 clock， ...
icfbicfb 发表于 2011-4-4 14:39

                               
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写generate clock是在.sdc文件中吗？那你的意思是，不写的话，时钟树只存在于root和分频的flop之间，分频的flop之后的时钟就不用做时钟树了啊

icfbicfb

对，是些在sdc里面，

缺省CTS 是不会穿过flop的，  这也就是需要在flop后面写generated clock的原因，

当然也是描述些clock source/group之间的关系，

wenfangsibao

icfbicfb 发表于 2011-4-6 10:13
对，是些在sdc里面，

缺省CTS 是不会穿过flop的，  这也就是需要在flop后面写generated clock的原因，

请问一下大牛，如果这三个generated clock 彼此之间不需要互相 balance，那该怎样设置？具体 command 是？

xingyun666666

wenfangsibao 发表于 2021-5-31 12:05
请问一下大牛，如果这三个generated clock 彼此之间不需要互相 balance，那该怎样设置？具体 command 是 ...

我看他描述的三个generate是同源的，只需要把三个DIV的输入pin都设置成exclude pin就行了

wenfangsibao

xingyun666666 发表于 2021-5-31 13:56
我看他描述的三个generate是同源的，只需要把三个DIV的输入pin都设置成exclude pin就行了
...

谢谢赐教。关于您的回答，我有两处不明。如果 DIV clk pin 被设置成 exclude pin，那么第一，master clock 就不能 propagate to generated clock，那这个 generated clock 的 source latency，即从 master clock to generated clock 的 latency 怎么计算？第二，需要在 DIV clk pin 前面加一个 ignore ck buf 吗？

第一个问题比较有意思，理论上讲，如果给它设置 exclude 属性，那 master clock 就不能传递到 DIV reg/Q pin了吧。那么问题来了，在计算这个 generated clock domain timing 的时候，该怎样考虑从 root point （master clock）到 DIV reg clock pin 之间的 clock path （对于后面的 generated clock 来说就是 common clock path）上由 SI 引起的 noise delay呢？对于 setup check 来说无论无何都应该考虑这段 common clock path 上的 SI 。但是现在我们给它 exclude 掉了，那这段 common clock path 就不属于 generated clock path 了。这种情况岂不是没办法精确计算时序了吗？并且，common clock path latency 对于计算 generated clock timing window 来说也很重要。这两个方面的问题该如何考虑呢？
当然了，如果能接受 PR tool 的 timing 和 PT timing 之间的 correlation 稍微有点差别就行。