请教关于SPI的问题

TomPaul

芯片需要个spi slave，master和slave是不同的时钟域

spi slave的输出数据与内部时钟（slave clk）是同步的，但与sck是异步的，要保证master准确的采样slave的输出数据，

我现在的想法：
1、用sck同步sdo，但是sdo的每个bit的是一个sck_syn（同步后的sck）周期长，这样可能会出问题，
2、用sck控制slave的输出数据移位寄存器

大家有点什么建议吗？

yl5495

建议你在master里增加一个异步fifo，将slave数据串转并写入fifo，在使用master 时钟将数据读出后，在并转串，这样设计比较可靠。

TomPaul

回复 2# yl5495



    master不是由我们公司设计的，现在只能在slave上想办法，关键是做master的公司提到这个要求，而且最开始我们还答应了，

TomPaul

www fpga4fun com/SPI2.html
基本上类似于上述链接的设计，只不过我们设计的在完全接收到SDI后，才会发送SDO

就是和给EEPROM套上个SPI的壳差不多

yl5495

master 有SCK输出吗？

TomPaul

master有sck输出，

注：你有qq？我的361252105，直接联系，方便吗？

yl5495

回复 6# TomPaul


    我上班时间不能上QQ，而且回家也不怎么上网。

    slave 不可以使用master输出的SCK作为时钟吗？这样二者就可以同步通信了。

TomPaul

回复 7# yl5495
可能是先入为主吧，到目前为止我看到的IP core都是对slave采用这样的方法，一个比较快的clk采样sck和sdi，用sck上升沿或者下降沿做使能信号，

直接使用slave的sck？没有这方面的使用经验和IP啊，能这么用吗？

主要是没人用过，万一流片回来因为这个出问题呢，

我给的那个链接，有这样一段话：
SPI协议中，master通过sclk上升延发送数据，下降延接收数据，而slave通过master给的sclk的上升延发送数据，下降延接收数据，我的问题有以下几个：
1，SPI主端发出的时钟给从端，从端是直接使用该时钟还是要检测其有效延？
      如果是直接使用这个时钟，那么这个时钟在板上走线安全不安全肯定会有这样那样的干扰，除非特殊处理，那么这样通信就难保证可靠，而且当接收完数据之后从端如何去读它，因为是不同的时钟域，所以就必须使用类似FIFO的这种做法。
      如果是用从端的主时钟来同步这个时钟信号，那么势必造成至少3个clock的延迟，那么就对sclk和主时钟之间的频率关系有比较大的要求，造成SPI的速率有限制。
2，spi主要应用在什么地方，用以同步还是异步的电路？

我看到的几个源代码好像都是用的主时钟同步的方法，公司也是这么做的，但是我看到的很多文档并没有提及这个，所以就产生了上述疑问，欢迎讨论。

yinjunabiao

我现在的想法

yl5495

你可以放心使用master的主时钟，板间走线可能是会有些干扰，但没你想那么严重。

spi master的时钟一般就是25M左右吧，这个我记不太清，master上升沿发送数据，slave下降沿

采样数据，没有任何问题的。至少有20ns 的建立时间，时钟偏移可以忽略，假如周期是40ns。

再者偷偷告诉你，我做过类似的工作，就是FPGA验证一款芯片主从SPI的数据收发，没有任何问题，从端收

到数据后转并口，输出到USB芯片，可以在终端稳定播出所收到的视频流。