基于Verilog的HDB3编译码模块设计

09120058 · 发表于 2009-12-30 14:56:59

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自己做的HDB3编译码模块设计，内有模块设计的详细说明学习这个才刚刚起步属于十分菜的那种设计上肯定有很多不足之处大家轻拍... 也欢迎大家帮忙指正 PS：代码我测试过还做了时序仿真

dolphin520 · 发表于 2010-1-26 19:30:42

下来看看。。

erin1020 · 发表于 2010-3-4 20:01:05

谢谢分享我的毕业设计跟着方面比较接近谢谢～～～

songke1981 · 发表于 2010-5-19 14:03:18

谢谢啊，终于找到一个了，

123zxc123 · 发表于 2011-1-7 15:03:23

谢谢分享。。。。。

zm218wri · 发表于 2011-1-8 09:21:29

Thanks for the sharing!

pzchu · 发表于 2011-1-8 09:51:16

顶楼主

646071107 · 发表于 2011-1-8 18:54:35

谢谢楼主了，下载学习

mosou · 发表于 2011-4-6 09:54:08

共同学习一下

308828146 · 发表于 2011-6-1 17:14:24

我来学习一下

[资料] 基于Verilog的HDB3编译码模块设计