modelsim仿真问题

cuichenhust

module ff(

clk,

rst,

in,

out

);

input clk;

input rst;

input in;

output out;

  

reg out;

reg in_pre;

  

always @(posedge clk)

begin

if (rst)

begin

in_pre <= 1'b0;

out
<= 1'b0;

end

else

begin

in_pre <= in;

out <= in_pre;

end

end

endmodule

                     图一
ff综合后为两级D寄存器

module ff_tb1;

reg clk;

reg rst;

reg in;

wire out;

initial

begin

clk = 0;

rst = 1;

#12 rst = 0;

end

always #5 clk = ~clk;

always @(posedge clk)

begin

  if(rst)

in = 0;

else

in = $random;

end

ff ff_inst(.clk(clk),.rst(rst),.in(in),.out(out));

endmodule

图二
ff_tb1仿真波形

  查看波形发现信号in和in_pre好像是由两个网线连接的信号，而in_pre和out才像是经过了寄存器。一般寄存器的采样在时钟前delta时间，而赋值在时钟后delta时间。

为什么in和in_pre，都是经过了寄存器，而输出的时序差别这么大呢？？？

研究了好长时间，老是想不通为什么

kmac

没图啊

cuichenhust

图怎么没贴上

仿真

cuichenhust

图一 综合

不会弄

pzchu

in和prein中间再加个变量 是不是就出现你期待的结果了 这好像没意义吧

kmac

这是modelsim工具的问题，和它对仿真事件的模拟顺序有关
一般情况下，在modelsim仿真中，如果在testbench中产生一个由posedge clk 触发的信号赋值，会被认为是在posedge clk之前发生。因此在设计单元中，对这一信号进行采样，出现的结果就是你这样的，像是在同一时钟沿上两个信号同时赋值了。
这是modelsim一直存在的问题。如果你在testbench里给 in 这个信号的赋值加上一个延时，就可以正确仿真了。

chuck_leo

建议所以代码设计最好都考虑时延

pzchu

回复 6# kmac


    学习了

cuichenhust

回复 6# kmac


    恩，多谢了。我也采用了一个类似的方法解决的，我在testbench里用了非阻塞赋值（<=）。不过好像在哪看过，推荐在tb里的驱动不要使用非阻塞赋值，所以觉得不妥，才发帖请教。

cuichenhust

回复 5# pzchu


    加变量就是浪费寄存器！！！ 也不是没意义，我做一个2次迭代的算法。为了仿真调试方便，只仿真一次迭代，数对上了。把2次迭代都仿真，数就对不上了。原因就是1次迭代的输入是tb给的，2次迭代的输入是1次迭代的输出。一个没有延迟，一个延迟了一拍。