关于P&R后，仿真时的的RECOVERY和 DFF CK 与 RN 的timing问题

zh123456789

回复 1# meijingguoyu


    不好意思，我将一个概念理解错了，是异步复位才有recovery和removal的timing的，同步复位没有的。

     库里面会有相关定义的。

jun_dahai

时序电路本身就需要必须满足设计的时序要求,跟模块大小无关
在做post-sim前,确保STA是通过的,no timing violations
对于async signals, input signals(port), 经过第一级DFF时,可能存在亚稳态,而仿真工具就会一直处于亚稳态(也就是一直X态, 红色显示),所以这个时候需要针对这些信号,修改.sdf文件中,相应的timing constraints,可以全部修改为(0,0,0)
post-sim说白了,也就是验证timing
现在再说,你的问题:
问题一,理论上说,你注释掉,问题不大,但最好在PNR时,修复这些
问题二,最好不要修改foundry提供的工艺文件,看起来,更像是你模块本身就存在timing violations

meijingguoyu

回复 11# zh123456789


    哦，我刚看了一下DC中的contrain，没有对rst设置set_false_path.

那么我要设置的话，是在rst和clk之间set_false_path吗？ 谢谢
这个对recovery有影响吗？

zh123456789

既然是异步复位，我的理解是不需要检查时序的。所以false 掉

meijingguoyu

回复 12# jun_dahai


    谢谢你的回帖，谢谢
   “对于async signals, input signals(port), 经过第一级DFF时,可能存在亚稳态,而仿真工具就会一直处于亚稳态(也就是一直X态, 红色显示),所以这个时候需要针对这些信号,修改.sdf文件中,相应的timing constraints,可以全部修改为(0,0,0)”

    也就是说，修改.sdf文件和我在仿真库里mark掉 recovery 是不是一个道理啊？

    “问题一,理论上说,你注释掉,问题不大,但最好在PNR时,修复这些”

      你说的修复是如何修复啊，是在encounter里有相应的修改项吗，如同8楼所说。（因为我在P&R之前，综合后在sdf文件里是没有该encovery 的时序的）


    “问题二,最好不要修改foundry提供的工艺文件,看起来,更像是你模块本身就存在timing violations”

     这个仿真库，包括综合时用到的库，都是我们单位人自己做的。

meijingguoyu

好纠结啊，关于第二个问题的：
# ** Error: D:/WORK/1505/Post_sim/tsmc25_new.v(5729): $setup( posedge RN:489 ps, posedge CK:966 ps, 1 ns );
#    Time: 966 ps  Iteration: 0  Instance: /tb/U_IT1505/U_RESET/disconnect_counter_reg_5_

到底该如何修正啊，RN和CK的setup timing如何解决啊，谁帮帮我，谢谢～～

meijingguoyu

回复 14# zh123456789


    可是仿真库里包含有RN和CK的timing啊，就算是异步也有timing啊

fox2738

我也遇到了同样的问题，encounter中没有violations，导出的sdf文件用modelsim后方就报错，查看sdf文件后发现就是在有recovery和removal的对应行报的错，怎么办啊

raga21

Thanks...