怎么做多片FPGA的仿真？

foot · 发表于 2010-11-6 15:42:53

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例如设计里用两片FPGA ，想做带时延信息的后仿该怎么做？

gaurson · 发表于 2010-11-6 16:14:34

可以考虑把两个FPGA的设计综合出来的网表作为两个模块同时放入一个测试顶层中，然后用线连接，搭建测试环境，提供激励即可，不知道是不是这样理解的？

narcissist · 发表于 2010-11-6 17:52:44

可以再把FPGA外部连线的延时算进去，可以在测试文件里编出来

benjaminweber · 发表于 2010-11-6 19:37:52

就是FPGA外的连线延时如何估计呢？

zsan566 · 发表于 2010-11-6 21:09:54

就是FPGA外的连线延时如何估计呢？
benjaminweber 发表于 2010-11-6 19:37

登录/注册后可看大图

我也很想知道！

jingang1 · 发表于 2010-11-7 00:58:26

学习了

zongkai2003 · 发表于 2010-11-7 10:44:13

回复 1# foot

用modelsim做板级的仿真啊？没这么做的吧，做好芯片内部的仿真就好，其他的只能加约束综合了

gaurson · 发表于 2010-11-7 11:32:53

这种仿真可以实现芯片对通的测试，不过确实芯片之间的延时不容易考虑。

foot · 发表于 2010-11-7 15:26:55

回复 8# gaurson

多谢，看了一下，xilinx ISE布局布线后生成的 timing simulation model可以设置标准verilog格式的。那么确实把多个FPGA的timing model在tb里例化，然后把片间延时估算一下加上就行了。

以前没用过FPGA，汗一个。只顾着找ISE里边能不能在project里加多块FPGA了，这样不行，ISE新建一个project时就必须选定一个器件类型了。

其实用大家说的，把生成的timing model拿到其他仿真工具里就行了，再把xilinx的库加进去。

zhanghi · 发表于 2010-11-7 17:33:41

回复 2# gaurson

正解，

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