modelsim仿真时出现的问题，请高手指点！

lq4080 · 发表于 2010-11-5 15:02:21

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我在用modelsim仿真时，有的时候会出现语法不支持，说只有在System Verilog中支持，可是我的代码在QuartusII中全编译通过了，难道System Verilog与普通的Verilog语言不一样吗？有什么区别啊？
谢谢高手们指点啊！

gaurson · 发表于 2010-11-6 16:21:25

还真的不一样。呵呵。已经升级了很多很多版本了。SV里面有很多验证方面的语法，Verilog里面就没有的。

lq4080 · 发表于 2010-11-6 23:00:11

回复 2# gaurson

恩，谢谢，我得学习学习咯！

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