我的一个系统在FPGA中验证了，不知道往后端怎么走

larrylxl · 发表于 2010-9-21 22:59:27

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我的一个系统在FPGA中验证了，不知道往后端怎么走？

用Verilog在quartus下综合编译，在FPGA中验证
博士师兄给了synopsy工具，但不知道怎么个用法

gaurson · 发表于 2010-9-22 18:56:34

一般就是用synopsys的工具把你的代码综合成网表，然后进行网表级仿真，以及相关的时序分析，时序分析需要使用专门的时序分析工具，比如primetime之类的，至于流片那就是专门的厂家做的了。

larrylxl · 发表于 2010-9-23 11:37:50

一般就是用synopsys的工具把你的代码综合成网表，然后进行网表级仿真，以及相关的时序分析，时序分析需要使 ...
gaurson 发表于 2010-9-22 18:56

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谢过了

superviky · 发表于 2010-9-24 10:24:50

恩，是这样滴

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