Verilog+Quartus 7.2 初初级项目相对完整示范

pc_repair · 发表于 2010-8-1 17:59:07

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没啥内容。只是因刚才网上一个朋友问了个对输入信号进行整理的问题，俺给建了个项目，写了源码并做了仿真。有任何verilog实践基础的同志不必下载了。没有实际做过的下完后还需要选择好芯片，并分配好引脚才能烧入cpld。

coolman2000 · 发表于 2010-8-1 23:05:57

hao hao hao hen hao

沐浴 · 发表于 2010-8-2 00:13:00

学习学习

kaoyao66 · 发表于 2010-8-3 23:44:51

学习下。。。

xcvzbff · 发表于 2010-8-12 15:14:11

1# pc_repair

谢谢

[原创] Verilog+Quartus 7.2 初初级项目相对完整示范