请教如何提高FPGA采样频率，162M以上跑的了吗？

sweep7758 · 发表于 2010-6-28 10:52:39

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我用的FPGA是EP1C6Q240C8，对前端一个解码芯片的数据进行采样，现在情况是当解码芯片输出的象素CLK（FPGA就是利用这个CLK采样解码芯片的数据）低于150M的时候图象质量挺好，但是当CLK调到150，162MHZ时图象就发现偶偶有不该出现的彩色点闪出，比如本该黑色的地方出现一些蓝色点，我估计是频率高了采样不准导致颜色有错误。CLK我反向后情况好了很多，但是仍然不能完全消除彩色噪点。有经验的朋友指点下，这个FPGA实际能稳定跑在多少的采样频率？如果能跑到我需要的这个频率，那我需要如何优化呢？？非常感谢！！！

hllyh · 发表于 2010-6-28 11:48:43

换EP1C6Q240C6，将时钟频率设置为162MHZ，重新综合。

sweep7758 · 发表于 2010-6-28 12:53:25

谢谢楼上的，实在没办法了就只能换C6的看，不过从手册看来好象这个频率又是可以承受的，不知道实际能否优化出来，跑到这个频率。
那个设置162M再综合， 162M是在TIME REQUEST里设置吗？这样软件就会根据这个频率要求去找合适的路径？

bonobo · 发表于 2010-6-28 16:55:39

EP1C6这个片子够古老的,没看手册,跑这么高的频率,主要看综合器的本事了,用 Synplify pro 如何,SynplifyPRO的频率设置为180M,或更高,

eaglelsb · 发表于 2010-6-28 17:02:44

你用的是cyclone几代的？难道1代？
我以前用CYCLONE iii跑184M没啥问题，偶尔有些地方需要做些约束与优化的，
altera自己出了很多这方面的培训PPT，你可以向他们要。

HenryLai · 发表于 2010-7-1 10:00:43

Timing Violate, 請重新合成或是換高速器件或嘗試修改PCB(IR Drop).

sweep7758 · 发表于 2010-7-1 13:33:47

谢谢各位了，你们说的方法我都试试看，我想如果是数据到FPGA IO脚时候采样不准的话，那就好象对于FPGA内部没啥地方可以约束优化了吧？？？要么就是IO口承受不了这个频率速度，要么 PCB方面不是非常好导致信号出现偏差。
还有一个就是所谓时序约束设置了以后，编译出来只是会警告一些不符合要求的信号，让我们自己想办法，还是约束之后，编译器会尽量按我们约束的要求去综合布局步线？？？？？

sirius.yuan · 发表于 2010-7-3 11:33:20

本帖最后由 sirius.yuan 于 2010-7-3 13:17 编辑

7# sweep7758

1、IO是否能够承受这个频率速度，从时序分析报告结果可以看出来。
对IO约束建立保持时间，时序分析器会对从IO管脚处到逻辑代码的第一级接收处的路径分析最大频率。

2、约束时序后，软件会尽量按你的约束进行布局布线，以及做一些优化。但是如果约束过于严格，软件布线时间会变长甚至无法布出版本。

3、对于数据总线，最好锁入IOB中。可以看一下器件手册是否支持。

xueyou9469 · 发表于 2010-7-3 13:13:04

或者代码上有需要优化的地方

coldsummer · 发表于 2010-7-5 20:44:31

高手高手啊

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