verilog如何获取系统时间做为随机数的种子

lovemei · 发表于 2010-5-8 13:22:16

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非仿真时间$time，谢谢～

whxqq · 发表于 2010-5-8 14:53:09

verilog不能获取系统时间吧，可以定义一个PLI函数，返回系统时间

lovemei · 发表于 2010-5-16 16:25:51

非常感谢您
我试过在VCS的命令行加上+SEED，然后再MAKEFILE将SEED变量设为系统时间好像是可以的

neptune1983 · 发表于 2010-5-16 23:48:07

是可以实现的，但是我觉得SEED要自己控制才是的

haibing630 · 发表于 2010-5-17 16:24:16

good, thank you

wangjunweiair · 发表于 2010-5-17 23:02:53

学习了呵呵

geffory · 发表于 2010-5-18 09:55:29

如果用系统时间作为随机的种子，那么你这个测试用例的就没有可重复性了，这点要注意啊

lovemei · 发表于 2010-5-19 12:51:40

楼上说得好，的确有这个问题，如果是用system verilog可以记住这支没过PASS的pattern（我不懂SV，听同事说的）。但verilog不行，这样会造成无法复现问题

cyflamingo · 发表于 2010-7-13 13:43:27

有关重用性，可以在make之后cp之前生成的带seed的run环境到例如
run_simv_1111(假如1111是刚才系统时间生成的seed）
，这样就可以确保重用了。。。，当然生成完整的带filelist的仿真目录更好

longyv424 · 发表于 2010-7-13 16:44:08

对，实在想这样用就把把seed和配置打印出来，如果真的仿真有问题，大不了手动给配seed复现问题

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