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[讨论] Verilog DSP 设计中带符号数的处理及容易犯的错误

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发表于 2010-3-6 04:02:11 | 显示全部楼层 |阅读模式

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Verilog2001 引入了"signed". 对“signed"数,方便DSP电路设计的同时,也引入了设计错误的风险。

下面这篇文章很好地说明了其中的风险。

带符号数的处理和易犯的错位.pdf

157.02 KB, 下载次数: 154 , 下载积分: 资产 -2 信元, 下载支出 2 信元

带符号数的处理和易犯的错位.pdf

157.02 KB, 下载次数: 76 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2010-3-7 18:28:43 | 显示全部楼层
thanks
发表于 2010-3-10 14:35:32 | 显示全部楼层
看看~~
发表于 2010-3-10 14:36:40 | 显示全部楼层
看看~
发表于 2010-7-28 13:18:42 | 显示全部楼层
看看,dddddd
发表于 2010-10-26 20:27:33 | 显示全部楼层
谢谢分享
发表于 2011-12-28 17:29:55 | 显示全部楼层
顶顶顶顶顶
发表于 2011-12-31 20:17:29 | 显示全部楼层
数值运算  看看
发表于 2012-9-21 15:14:26 | 显示全部楼层
好东西,看了以后明白了,符号位的运算,好东东啊。谢谢楼主啊。
发表于 2014-5-9 22:30:23 | 显示全部楼层
回复 1# smiley

呵呵,终于找到了。谢谢分享
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