初学者——关于异或门毛刺的问题

zyz013920 · 发表于 2007-3-9 14:48:00

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1、电路结构是两寄存器中间夹着组合逻辑，这样可以剔除组合逻辑的毛刺。但是仔细想一想觉得有点可怕，可能有时钟恰好采到毛刺的情况吗？在现实中都是按照时钟来给出数据的，经过组合电路后有了组合电路的延迟，可能使得寄存器的建立保持时间不足，产生亚稳态问题吗？
例如，时钟控制的两个输入通过异或门后结果再被触发器锁存，锁存器的时钟同输入的时钟。
2、对上面例子中的情况异或门产生的毛刺应该采取什么办法清除？
3、我用的是modelsim5.8 se 在仿真时好像考虑了器件的延迟，在仿真时有命令可以修改参数不考虑延迟吗？
请大家给予帮助，先谢谢大家先！

wice3 · 发表于 2007-3-9 17:49:05

原帖由 zyz013920 于 2007-3-9 14:48 发表
1、电路结构是两寄存器中间夹着组合逻辑，这样可以剔除组合逻辑的毛刺。但是仔细想一想觉得有点可怕，可能有时钟恰好采到毛刺的情况吗？在现实中都是按照时钟来给出数据的，经过组合电路后有了组合电路的延迟， ...

建议你先看一些时序方面的资料，一般来说setup和holdup满足了的话，是不会采到毛刺或出现亚稳态的。我只见到过在异步设计中才考虑亚稳态。

如图所示，由于寄存器和xor有门延迟，信号在线上走的时候也会有传输延迟，图中标号1表示寄存器dff的输出延迟，标号2表示xor的门延迟。由于这些延迟的存在，dff3在采样c的时候不会采到毛刺或不稳定状态。当然如果极限地提高时钟频率，使时钟周期小于各种延迟加上dff的建立时间和的话，采样就会采到不稳定状态。
你可以用sta工具在加了合适的约束后检查时序条件是否都满足，也可以用后仿真来检查综合出的电路在映射布局布位后的波形是否正确，来判断你的设计时序究竟有没有出问题。

[ 本帖最后由 wice3 于 2007-3-9 18:24 编辑 ]

apex · 发表于 2007-3-9 18:27:34

其实同步设计很难有机会时钟采样到毛刺，而且毛刺即便被采样到也不会满足setup和hold时间，所以不用担心

zyz013920 · 发表于 2007-3-10 22:14:26

谢谢版主和apex回答我的问题。还有第三个问题啊！
我还是想问，版主的例子里面异或门的输入是触发器输出的两个信号，这两个信号同时到达的，但是假如现在是两级异或门组成的三输入的逻辑电路。首先是两个异或一下，结果再和另一个输入异或，前两个输入的异或结果和最后一个输入要有时间差的，这样就使得最终结果产生毛刺，由于输入都是时钟同步输入，这样这个毛刺在时钟的边沿处，宽度和时间差有关。宽度很小的话不就使得后面的寄存器的hold时间不足了吗？
我只是这么理解的，我在想难道没过一个异或门就要插入一级寄存器隔离一下吗，那样的话就太麻烦了。
请大家多多发言，给予指点。

[ 本帖最后由 zyz013920 于 2007-3-10 22:33 编辑 ]