小弟跪求：如何仿真一个全差分运放的建立时间

prgray · 发表于 2009-5-13 11:18:43

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请问如何仿真一个全差分运放的的建立时间
我看见有人是这样做的

把一个全差分运放描述如下。输入端VIP 与其同侧的输出端是VON。另一输入端是VIN，与其同侧的输出端是VOP。该运放的输入输出共模电平为0.9v。输入信号分别是Vin1与Vin2
我看到比较流行的测试方法是
运放的输出端VON VOP分别接负载电容。VIP与VON由Cf链接，VIP与输入信号Vin1间串接CS。同样VIN与VOP由CF连接，Vin2与VIN串接Cs
1.
那么测试方法是否是：Vin1与Vin2首先是0.9v不变，经过T后，Vi加入0.5Vfs的正阶跃（0.9+0.5Vstep）Vn加入-0.5VFs的阶跃（0.9-0.5Vstep）然后观测输出端VOP与VON的波形呢？
2.
输出稳定后，运放的输入端VIP与VIN的电平会建立在何处呢？

具体电路请见附件

大家麻烦把输入信号的网标写给我吗谢谢了

_Ryu · 发表于 2009-5-13 12:32:42

Usually, it is not a good idea to do the simulation with setting as in your figure.
The problem is how do you set the operation points of the Amp and initial state
(or charge)in the caps.

My advice is that do the simulation in a whole phase according to you application.
For example:
If you were design a SC circuits(e.g a pipeline-ADC), you'd better do the simulation for
a sampling phase and the following holding phase, which means you should do the
simulation with clock signals and switches.

Hope this helps a little.