跨时钟域设计，急！！！

yepizhou · 发表于 2008-11-26 19:53:42

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请问个给大侠：
小弟在设计时，碰到了两个时钟，CLK1和CLK2。其中CLK1为外部时钟，CLK2为内部时钟。现在比如我们不知道两个时钟之间的关系（就是两个时钟的频率比的值都有可能，没有确定的关系，可能CLK1是CLK2的10倍，或者CLK2是CLK1的10倍等等关系）。现在我要把CLK1信号引进内部模块（就是CLK2的模块）来，我怎么设计，才能保证CLK2的所在的模块一定能采集到CLK1？谢谢个给大侠了，小弟在线等答案！

ddxx · 发表于 2008-11-27 08:48:54

你将CLK1引入CLK2模块的目的是什么？单单为采样CLK1么？

hpiclab · 发表于 2008-11-28 22:40:11

如果你不修改前提条件

luweifjsm · 发表于 2008-11-29 00:06:19

外时钟经锁相后和内时钟匹配行吗？

yf_north · 发表于 2008-11-29 00:47:53

是用CLK2时钟去采CLK1时钟域里的数据还是去采集CLK1时钟本身？

cyflamingo · 发表于 2008-12-1 14:20:20

不明白lz这种时钟引入只是为了采样，还是说要把clk1时钟域的信号传递到clk2
只是采样的话，觉得没有什么用啊，时钟域毕竟最终还是要作用在信号上，那么为什么不clk1内部产生最终需要的信号，然后再通过FIFO或者结绳法传入clk2的域呢？

cyflamingo · 发表于 2008-12-1 14:22:29

如果clk1是作为clk2中的控制信号的话，那就完全当作一个异步信号来用好了，不知道能不能这样做。。

raul_777_h · 发表于 2008-12-1 16:01:36

至少要知道谁快谁慢,才能做

xt_xm · 发表于 2008-12-4 11:48:25

还得看具体应用！
你连CLK1和CLK2的关系都不清楚的话！是不能往下设计的！

cavalryman · 发表于 2008-12-4 12:46:52

clk1和clk2的相对关系需要明确

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