请教 SystemVerilog 高手

xiaobenyi

小弟想用SystemVerilog验证一个复杂数模混合系统，目前打算是把模拟模块写成SV模型，模拟信号用real型数据传递。
但是现在出现了一个麻烦的问题，例如以下代码：

module AnalogT(VOUT[1:0]);
  output  VOUT[1:0];
  real    VOUT[1:0];
  
  assign  VOUT[1]  = 0.5;
  assign  VOUT[0]  = 0.8;
endmodule

module TEST;
timeunit 1ns;
reg    VSEL;
real   VIN[1:0];
real   VOUT;
AnalogT U1(VIN[1:0]);
initial #0    VSEL = 0;
always  #10   VSEL = ~VSEL;
assign  VOUT = VIN[VSEL];
endmodule

以上描述的是一个模拟的2选1信号选择器，这段代码在 modelsim6.3f 里编译通过，但是仿真的时候提示错误：

vsim -coverage -novopt work.TEST
# vsim -coverage -novopt work.TEST
# Loading sv_std.std
# Refreshing D:\ICProject\AnalogTest\work.TEST
# Loading work.TEST
# Refreshing D:\ICProject\AnalogTest\work.AnalogT
# ** Error: D:/ICProject/AnalogTest/AnalogTest.sv(13): Internal error: ../../../src/vlog/vgendecl.c(5943) typeof(d) != VAR_DECL || (var_typeOf(d) != t_real && var_typeOf(d) != t_event)
# ** Error: D:/ProgramFiles/Modelsim6.3f/win32/vlog failed.
# ** Error: Sub-invoking of D:\ProgramFiles\Modelsim6.3f\win32/vlog failed; return status = 1.
# ** Error: (vsim-3171) Could not find machine code for 'D:\ICProject\AnalogTest\work.AnalogT'.
# No such file or directory. (errno = ENOENT)
# Error loading design

这段代码我觉得特殊之处就是端口上使用了 real 型的非压缩数组，我本来也是想实现这么个功能。
以上例子只是一个简单模型，实际使用的时候数组宽度很大，所以把数组分开并不现实。
特此求助，希望高手们指点一二，或者给个好的建议避开real型数组用作端口。
先谢谢啦！

xiaobenyi

如果代码改成如下：

module AnalogT(VOUT1,VOUT0);
  output  VOUT1,VOUT0;
  real    VOUT1,VOUT0;
  
  assign  VOUT1  = 0.5;
  assign  VOUT0  = 0.8;
endmodule
module TEST;
timeunit 1ns;
reg    VSEL;
real   VIN1,VIN0;
real   VOUT;
AnalogT U1(VIN1,VIN0);
initial #0    VSEL = 0;
always  #10   VSEL = ~VSEL;
assign  VOUT = (VSEL)? VIN1:VIN0;
endmodule

则可以仿真，而且结果正确（见图片附件）

xiaobenyi

这个问题已经解决，方法就是端口列表里面不把数组表示出来，如下：
module AnalogT(VOUT);
  output  VOUT;
  real    VOUT[1:0];
  
  assign  VOUT[1]  = 0.5;
  assign  VOUT[0]  = 0.8;
endmodule

module TEST;
timeunit 1ns;
reg    VSEL;
real   VIN[1:0];
real   VOUT;
AnalogT U1(VIN);
initial #0    VSEL = 0;
always  #10   VSEL = ~VSEL;
assign  VOUT = VIN[VSEL];
endmodule

这样也可以仿真出来正确的结果

但是目前还有一个重要的问题，我要用传输门来传递模拟信号，当传输门关断的时候，输出应该处于高阻态，可是real型的怎么赋值为高阻呢？

bbpfancya

分开验证不就可以了？

shenshanyelian

要是没有记错的话，real 型的变量应该是两值型的变量，默认值为0.0，你可以查查sv3.1

原文如下：
real1数据类型来自于Verilog-2001，与C语言中的double数据类型相同。shortreal数据类型是一个SystemVerilog数据类型，与C语言中的float数据类型相同。

既然这样的话，它应该是不可以置成高组态的

xiongzhh

回复 3# xiaobenyi

楼主，你的问题解决了吗？ real 类型可以输出高阻吗？

xiongzhh

回复 6# imana86

这个仁兄，支持是什么意思啊？

duguzhang

real类型不能用来表示高阻。