【问题讨论】FPGA设计中关于task的使用

soober · 发表于 2008-9-19 22:07:02

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用的是Verilog，编写代码时经常重复使用一大段相同的代码，于是想把这些重复使用的代码写成task调用，task里没有时钟触发，但是不知道是否能被综合，求教有FPGA项目经验的高手，是否要用task调用？谢谢！！！

soober · 发表于 2008-9-19 22:11:41

在夏宇闻那本书里的实例就有用到task的调用，并且注明为可综合。与其他人讨论时，很少有用到task的。

soober · 发表于 2008-9-21 22:42:28

哎~没人回复~~自己顶个~~~~~~

jackzhang · 发表于 2008-9-21 23:26:29

不能综合，只用于编写仿真

binglingxiao · 发表于 2008-9-22 12:01:04

没有尝试过。

zhangbinsniper@ · 发表于 2008-9-22 12:08:51

task可以用，而且有时候很好用，尤其用在大型状态机

zhaoshida · 发表于 2008-9-22 15:51:57

可综合的task当然能用啊

lurkerone · 发表于 2008-9-22 16:52:38

当然可以用，但是不推荐在要综合的代码利用。

dragonba · 发表于 2008-9-24 20:28:16

task根据被组合逻辑或时序逻辑调用的不同，会被综合成不同的网表。

但好多公司都不建议用task，因为会产生隐患。
Leda也不建议用task.

linzhjbtx · 发表于 2012-3-27 14:41:09

回复 8# lurkerone

为什么？？？？？

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