DDR DQS信号的用途讨论

atuhappy · 发表于 2004-8-2 17:46:59

怎么准确、可靠的去移相呢，又不能对DQS使用DPLL，而且可能有多个DQS信号
难道用高速时钟来移相？或者用RC来移相？
hello2000 老大是用什么方法做的

dragonyoo · 发表于 2004-8-2 20:11:05

atuhappy ,你用fpga设计过DDR sdram控制器？用的是何器件？

atuhappy · 发表于 2004-8-2 21:38:11

没有使用FPGA验证
只是使用ddr的模型验证了一下

dragonyoo · 发表于 2004-8-2 22:43:09

你那里有没有参考设计？能不能上传到ftp上？

atuhappy · 发表于 2004-8-3 08:20:27

就是altera的那个

dragonyoo · 发表于 2004-8-3 09:21:33

我对DQS的理解：
读取DDR的数据时，DDR的DQ是随着DQS变化，在DQS的每一个沿出现下一次的数据。在fpga设计中，用DQS锁存DQ，然后在fpga内部再用时钟同步数据。不知这样理解对否？
我阅读Micron的MT46V128M4的资料时，在Figure 40: x4, x8 Data Output Timing – tDQSQ, tQH, and Data Valid Window图中，感觉上述的理解又不太对，希望讨论一下

hello2000 · 发表于 2004-8-3 09:29:56

一般使用两种方法。可能还有其它的方法。
第一种，在PCB上加延时线产生相移，这种方法套片上用的比较多。
第二种，用FPGA内部的延时线。但是具体实现比较复杂，最好有FPGA
厂家的支持。不同的厂商方法不同。不过做起来也没什么的。建议采用
IP CORE。毕竟FPGA的其它复杂逻辑才是重点。一般用到DDR的FPGA设
计都不会是简单的设计。

dragonyoo · 发表于 2004-8-3 09:46:09

你说的是对的。我刚刚再看Altera提供的Cyclone的资料。在读DDR数据时，他采用DQS 90度相移的办法。套片上采用PCB延迟线的方法，我觉得只是在时钟频率固定的情况下采用此种方法。
采用IP core，由于是个人开发，买不起。初步设计DDR sdram，有问题，向你请教

atuhappy · 发表于 2004-8-3 10:23:27

在PCB上采用延迟线，那么输出时DQS不也是被延迟了吗
难道输出时要把DQS提前一个相位

dragonyoo · 发表于 2004-8-3 11:27:20

在写DDR 时，DDR也是根据DQS来锁存数据，关键是DQS线和DQ线长度相同

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