NMOS功率管架构的LDO耐压问题

Eddie_Xiao

最近在做一个NMOS功率管架构的LDO，功率管输入电压为VIN，为保证栅极电压，前级电路的输入电压需为2*VIN。我用的65nm的工艺，VIN选择的1.2V，但误差放大器输入电压为2.4V，MOS管耐压为1.2V，我设计的偏置有管子过压了（当然误差放大器也有），请问各位大佬这种情况该怎么解决呢？还有，我偏置的架构总是第二层管子的漏源电压很高，这是为什么呀，怎么改变这一情况呢？我一直对于MOS管的漏源电压调节不太清楚。希望各位大佬不啬赐教，谢谢！

Eddie_Xiao

顶一下！！！

九卿

说一下偏置，以M114和M123这一路为例，你的M114vds被压得太厉害，vds比vdsat只大几十mV饱和度是不够的，起码要高200mV，M123的vds很高，可以做如下分析：栅压固定，想要抬高M114的vds，也就是减小M123的vgs，那么让M123的尺寸更大即可达到目的，类似分析改尺寸即可。一般CS-CG偏置里面，这两个管子中M123的vds比M114高是正常的，只要让管子工作在一个比较舒服的电压即可。