请问ISE中如何加路径约束啊？

palladium

我里面有部分组合逻辑时间不够。时钟为56M，虽然看报告
可以达到58M，但里面的组合逻辑好些的setup时间不够

iamchine

在ProcessView窗口的Design Entry Utilities/User Constraints有个Edit Implementation Constraints（我还用ISE4.2）新的
版本或许不同，其实也就是编辑.ucf文件。
只要你定义了时钟（不是综合的约束文件中），做Timing分析时工具会把Register的Setup/Hold Time考虑进去的。当然你还可以进一步针对特定寄存器修改。

palladium

我加了时钟约束的，但好象这样对组合电路没什么作用。在两个寄存器间
我的组合电路是这样的，8选1的选择器，接了个26位加法器，再接一个8选1
的选择器。因为数据需要保存，所以综合是锁存器，现在的现象是
锁存器建立时间差了100多ps，我想问有没有办法对该路径进行特别的约束？
能举个例子最好了。时钟是56M。特点是连线特别多。

bravelu

一定要在一个时钟周期之内做完这些么？如果中间可以插入触发器的话可以不用锁存器。
建立时间不够是不是数据端连线延时太大引起的？如果是，一方面可以减小些这条线的负载（例如把前面的逻辑copy一次，分别驱动一半后端逻辑），另外就是减小连线延时。
ise好像不能做相对的路径约束，只能把逻辑指定到逻辑单元里，这是一种绝对约束（相当于手工布局），做起来很麻烦，而且效果也不见得好。
quartus好像有种类似打包的功能，可以把一些时序要求严格的电路打在一起，布线延时可以减小。布局时这部分电路可以整体移动。
这部分工作也可以在综合器里试试，leonado好像可以针对指定路径约束。
说得不对的地方请指正。

palladium

我就是用leonado综合的，其实效果不过，绰绰有余的，
只是就象你说的，我估计也是连线延迟太大，因为进选择器的线一大把。
我确实需要在一个时钟做完。我昨天曾试着把8选1做成两个4选1，但这样每个模块
加法都多了一次，面积倒增了不少，但这个setup还是没有解决。郁闷中。
老板脸色越来越难看了啊~~~~~~~~~~~~~~

bravelu

俺也计穷了，哪位高人出来说两句？