怎样虚拟连接线路

iic_w

各位大侠：
如果把很多的std cell 的symbol 被放在一个叫 top 的schematic里， 但是并没有连接起来， 当把它们的layout都调用出来后， 不能pass lvs.

显示错误是线路中的 电源和是 都 没有被连接在一起（在layout中我可以很容易把它们连接到一起）， 因为在symbol中虽然它的都叫VDD/VSS， 但是它们并不是同一根线。
请问一下，
1. 怎样可以很容易pass lvs?
2. 有没有什么办法可以让这些symbol里的VDD/VSS被认为是连接在一起的线？

dabig

在schematic里面将VDD/VSS打上label就行了，

iic_w

   

dabig 发表于 2025-11-10 16:50
在schematic里面将VDD/VSS打上label就行了，

感谢回复！

只是schematic里的这些symbol太多了， 几百个。全部都一个一个的加， 太耗费时间了。
有没有其它办法 呢？

luwang

可以脚本遍历跑lvs啊

iic_w

   

luwang 发表于 2025-11-11 14:57
可以脚本遍历跑lvs啊

可以share 一个脚本吗？谢谢~

yuql

导出电路网表，在开头定义 .global  VDD VSS
或者在LVS文件中将他们短接试试
LVS POWER NAME VDD
LVS GROUND NAME VSS
LVS POWER SHORT VDD  
LVS GROUND SHORT VSS

luwang

   

iic_w 发表于 2025-11-13 11:23
可以share 一个脚本吗？谢谢~

可以看看这个一套自动跑drc、lvs和pex的csh脚本 - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

iic_w

   

luwang 发表于 2025-11-13 14:52
可以看看这个一套自动跑drc、lvs和pex的csh脚本 - Layout讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发 ...

非常感谢 ~

iic_w

   

yuql 发表于 2025-11-13 14:17
导出电路网表，在开头定义 .global  VDD VSS
或者在LVS文件中将他们短接试试
LVS POWER NAME VDD

Thank you very much ~