带有输出失调存储技术的全差分比较器，关与该电路的理解

windfall123 · 发表于 2025-11-8 13:35:18

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各位大佬，研0小白，目前在学习关于SAR ADC的内容，仿真的时候这个电路当中的前置运放和锁存比较器直接相连能够输出理想的结果，但是加上这个失调存储技术结果就一点不对，对失调存储技术不是很理解，请求各位大佬指教，是电容或者mos管的尺寸问题，因为不太清楚，书上没有写具体取值，电容取得200f法，但是有些疑问就是这个电容不会把直流全都消掉吗，这样的话前置运放的输出端类似于一个是0-1.5v一个是-1.5-0，就完全没有共模值了？

LyuChipo · 发表于 2025-11-8 17:34:01

先看看电路，这个东西时钟，电容取值确实需要细细考量

LyuChipo · 发表于 2025-11-8 17:40:18

LyuChipo 发表于 2025-11-8 17:34
先看看电路，这个东西时钟，电容取值确实需要细细考量

S3 S4的时钟和S1 S2需要不交叠，S3 S4断开的要比S1 S2稍快一点，你需要留出时间给运放，然后预放大的增益不宜过高

ee11top · 发表于 2025-11-8 18:55:08

楼主，你这个书书名叫什么？

windfall123 · 发表于 2025-11-9 22:04:27

ee11top 发表于 2025-11-8 18:55
楼主，你这个书书名叫什么？

叫CMOS模拟集成电路工程实例设计，刘磊主编

windfall123 · 发表于 2025-11-9 22:17:52

本帖最后由 windfall123 于 2025-11-9 22:20 编辑

LyuChipo 发表于 2025-11-8 17:40
S3 S4的时钟和S1 S2需要不交叠，S3 S4断开的要比S1 S2稍快一点，你需要留出时间给运放，然后预放大的增益 ...

好的好的，我试试看，谢谢您

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