关于在寄存器Q端约束，但是综合优化，导致PT SDC检查不过的情况

任大大

在sdc约束中，对一个分频寄存器进行时钟约束，rtl代码如下：

                               
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create_generated_clock -name clk1 -source [get_pins xxx]  -divide_by 2  -master_clock [get_clocks xxx]    [get_pins tbclk_rr_reg/Q]
后面还有一路mux需要约束，需要指定clk1作为master
但是综合出来实际上对这个时钟Q端输出加上了一个反向器

                               
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所以在pt的gca分析的时候导致了mux的输入端时钟极性与master的极性不同了，在gca中导致报错

                               
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这个是什么原因呢

IC-LOU

create_generated_clock -name clk1 -source [get_pins xxx]  -edges {3 5 7} -master_clock [get_clocks xxx]    [get_pins tbclk_rr_reg/Q] 这样试试？

任大大

   

IC-LOU 发表于 2025-11-6 11:11
create_generated_clock -name clk1 -source [get_pins xxx]  -edges {3 5 7} -master_clock [get_clocks x ...

好的，谢谢~