SAR ADC前仿真有效位数低的原因

梓橦 · 发表于昨天 15:13

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各位论坛的大佬，小弟正在用.18工艺做一个8bit的子SAR ADC这个是店里架构与仿真图，8bit前方情况下有效位数只接近6.9bit，我检查了一下CDAC电容阵列，他每次比较的适合电平都建立完成，但每次切换的电平值可能由于某些地方电荷共享的原因，与理论值差1-2mV之间，比较器每次比较的结构我检查以后都是正确的，逻辑传输到输出端口也是正确，采用的是3.3的管子，然后我就晕了，因为我检查了BOOTSTRAP开关上10bit以上的有效位数，比较器性能满足对应要求，但是这个8bit的有效位数在前方阶段不应该接近于7.5以上嘛？我采样率是1M，输入信号是3M/128，取了128给点，实在不晓得是那里出现问题啊？想请教一下各位，我接下来继续怎么排查？排查那一块才能把这个有效位数在前方阶段提起来呢，对了电容不分段，就是最传统的二进制的VCM-based那种。真诚求问！！！

nuegor · 发表于 7 小时前

2.4us时间有点短，可以再增加一些，比如50us，100us，点数可以增加一些比如256，看看会不会好一些。

LiLXXX · 发表于 7 小时前

FFT input method选stop，多采几个点试试

梓橦 · 发表于 7 小时前

LiLXXX 发表于 2025-9-28 10:13
FFT input method选stop，多采几个点试试

大佬您的意思是我采样的点采少了导致的嘛？那这种情况下我采多少点合适呢

LiLXXX · 发表于 7 小时前

我是看你的FFT的图有点不正常，我也是小白，我会尝试在接近奈奎斯特频率时采256个点试试。

LiLXXX · 发表于 7 小时前

前仿最好做到7.8 7.9，后仿还会掉

syq506912088 · 发表于 1 小时前

有换成理想比较器试一下吗

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[讨论] SAR ADC前仿真有效位数低的原因

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