关于DNW的相关问题

滑溜

                               
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如上图所示，我发现了两种DNW的结构，现在出现分歧，我觉得两种可能都是对的。但是现在lvs基本是第二种。可能是我没描述清楚问题。具体如下：

现在有两张图，他们的区别是黑白图的DNW是直接能封住表面的，彩图的是需要用Nwell来封的。主要表现是nmos的衬底隔离需不需要nwell。同事说黑白图他认为是对的，ntap只是用来提DNW的电位。我认为的是彩图的那种，dnw是一种类似埋层的高能离子注入的一层，负责上下分层隔离，边界和其他的大地隔离是需要nwell来切断的。同事说黑白图是他一直学的，肯定是对的，而我做版图一直是按彩图来的也没问题，同事就怀疑lvs rule出问题了，他觉得不用nwell封边应该能过lvs才对。所以出现了我们的认知不同，但谁又说服不了对方，又找不到有力的反驳证据。后面我就想着是不是有可能是工艺演化过程中的不同阶段或者不同工艺的原因？两者都是对的，但是也找不到相关的文献或者资料。就来求助了，也没有什么命令的语气，就是想简单明了的说明问题。让各位产生误会，抱歉。



补充内容 (2025-9-29 14:57):
      真正的意见分歧就是：DNW能否不用NW封住边界，就能独立分离出一块PSUB，形成NMOS的衬底？（黑白图结构可以，彩图结构不行）       

doghead

求助为啥要用命令的语气呢？你是老板给我们发工资了？

现在的先进工艺DNW是单独一张mask，跟NW是不同的步骤，从工艺角度来说第二张图没有任何问题，第一张图应该只是表述方便

abby118

围观

发财发财

DNW的作用就是隔离一块单独的区域，而对于DNW接的电位是根据工艺和电路设计要求来的，有的时候需要接最高电位或者次电位，而有的时候只需要和PMOS器件接的电位一样即可，具体的最高电位、次高电位、高电位取决与电路中出现多少电位，然后咨询电路设计者确认电路总共有多少电位，那个电位最高，那个电位低，，也有的工艺出现的DNW器件接的电位就是和PMOS器件保持一直的，所以你的第一个截图，DNW并没有和PMOS的Nwell接到一起，说明这个DNW器件是可以选择DNW所要接的电位的，而你的第二个截图，DNW和PMOS的Nwell接到一起，这就说明这种DNW器件的电位和PMOS所接电位是保持一致的，两种DNW器件都是对的，具体使用就看每一家工艺给出的器件Pcell和所设计的芯片要求来决定使用哪一种DNW器件。

佳佳佳佳

是第三种，n管和p管下面都是dnw

楚卓清

必须要封边，原因是没有NW的地方就是PW，如果不封，DNW里的PW和psub上的PW就连成一片了，失去隔离的意义。LVS能过，ERC也会报错

发财发财

首先，你们陷入误区，你做DNW的前提是得有NW，DNW只不过为了隔离，把NW推深了，这个过程叫阱推，这些刨面图都是对的，只是画法不一样，原理都一样，所以，不管是那一种画法，DNW器件一定是同时拥有NW和DNW两层，别的地方你也可以画DNW，只不过有DNW的地方起到隔离作用

发财发财

NW在里面 DNW在外面包围NW

滑溜

   

发财发财 发表于 2025-9-25 16:38
首先，你们陷入误区，你做DNW的前提是得有NW，DNW只不过为了隔离，把NW推深了，这个过程叫阱推，这些刨面图 ...

可以详细说下dnw的形成过程吗？没太明白，但是觉得你应该懂。，我还有个问题的例子：两个inv，但是n管的电位不一样，这时候我需要dnw隔离，我理解的如果按照黑白图来的画n管只需dnw层覆盖上，就可以隔离衬底，dnw的电位可以靠p管的nwell来拉高电位。如果按照彩图，单独深n阱无法隔离管子的衬底，所以需要dnw边沿围上一圈nw来隔离。现在按照彩图原理可以过lvs，按黑白图是过不了的。这是为什么？当然这只是侧面验证彩图正确。所以可能是我对这个dnw形成还是理解不正确，无法理解黑白图的dnw，同时引用一个不知名老外写的东西 Using Deep N Wells in Analog Design-CSDN博客 这个和我想得一样，但是我觉着不足以说明问题

mazhlion

不要揪着名字不放。其好好看看工艺文件。包括器件剖面图，和mask tooling等相关内容