有没有什么办法能读取分析rtl移除所有参数并把端口转化为网表类似的一维格式

lolina

实际项目中会拿到一些代码是端口使用了参数，端口是多维的等情况，有时候为了跑flow会选择把这些ip做空，保持端口一致同时删除内部逻辑或者输出tie0，而实操时因为代码时rtl格式的，端口有参数，多维端口都会对抽假lib，做空wrapper产生干扰（比如pt就不支持端口参数和多维端口），请问哪个eda工具有办法可以读如并分析这些代码，吐出来一个明文的“网表/rtl”或者能输出端口也行，比如我能想到的写个简单脚本用dc把rtl读进去，简单综合一下，吐出来一个网表，但是这样代码稍微大点就很慢

daodaier

直接在top.v里，用脚本抽这些parameter参数，结合block_top.v 就可以生成dummy-top。再把in，out接成你想要的

lolina

   

daodaier 发表于 2025-9-19 10:51
直接在top.v里，用脚本抽这些parameter参数，结合block_top.v 就可以生成dummy-top。再把in，out接成你想要 ...

这个理论是可以的，但如果参数定义有套娃的话就有点麻烦了，有时候参数在module #（）里面定义，有时候在define文件中定义，define文件还可能嵌套，也有parameter引用宏的交叉情况

daodaier

   

lolina 发表于 2025-9-19 11:26
这个理论是可以的，但如果参数定义有套娃的话就有点麻烦了，有时候参数在module #（）里面定义，有时候在 ...

都到block-top这一层了，再套娃是很累



我理解上，你只是想要一个block-top的空壳，加速流程。那内部的·define文件可以不用管，只关心block-top的就好了。

还有都到top了，block-top.v我会让各个owner把参数消化在内部，chip-top是看不到任何define，parameter的，就是为了减少bottom-up不必要的麻烦